Circuiti sequenziali

Il circuito combinatorio non utilizza alcuna memoria. Quindi il precedente stato di ingresso non ha alcun effetto sullo stato attuale del circuito. Ma il circuito sequenziale ha memoria, quindi l'output può variare in base all'input. Questo tipo di circuiti utilizza input, output, clock e un elemento di memoria precedenti.

Diagramma a blocchi

Ciabatte infradito

Il flip flop è un circuito sequenziale che generalmente campiona i suoi input e cambia i suoi output solo in particolari istanti di tempo e non continuamente. Si dice che il flip flop sia sensibile al bordo o attivato dal bordo anziché essere attivato dal livello come i latch.

Flip Flop SR

È fondamentalmente un latch SR che utilizza porte NAND con un ulteriore enableingresso. È anche chiamato SR-FF attivato dal livello. Per questo il circuito in uscita avverrà se e solo se l'ingresso di abilitazione (E) viene reso attivo. In breve, questo circuito funzionerà come un latch SR se E = 1 ma non vi è alcun cambiamento nell'uscita se E = 0.

Diagramma a blocchi

Schema elettrico

Tabella della verità

Operazione

SN	Condizione	Operazione
1	S = R = 0 : No change	Se S = R = 0, l'uscita delle porte NAND 3 e 4 viene forzata a diventare 1. Quindi R 'e S' saranno entrambi uguali a 1. Poiché S 'e R' sono l'ingresso del latch SR di base che utilizza porte NAND, non ci sarà alcun cambiamento nello stato delle uscite.
2	S = 0, R = 1, E = 1	Poiché S = 0, l'uscita di NAND-3 cioè R '= 1 ed E = 1 l'uscita di NAND-4 cioè S' = 0. Quindi Q _{n + 1} = 0 e Q _{n + 1} bar = 1. Questa è la condizione di ripristino.
3	S = 1, R = 0, E = 1	Uscita di NAND-3 cioè R '= 0 e uscita di NAND-4 cioè S' = 1. Quindi l'uscita del latch SR NAND è Q _{n + 1} = 1 e Q _{n + 1} bar = 0. Questa è la condizione di ripristino.
4	S = 1, R = 1, E = 1	Poiché S = 1, R = 1 ed E = 1, l'uscita delle porte NAND 3 e 4 sono entrambe 0, cioè S '= R' = 0. Quindi il Race la condizione si verificherà nel latch NAND di base.

Flip Flop JK Master Slave

Il master slave JK FF è una cascata di due SR FF con feedback dall'uscita del secondo all'ingresso del primo. Master è un livello positivo attivato. Ma a causa della presenza dell'inverter nella linea del clock, lo slave risponderà al livello negativo. Quindi quando l'orologio = 1 (livello positivo) il master è attivo e lo slave è inattivo. Mentre quando clock = 0 (livello basso) lo slave è attivo e il master è inattivo.

Schema elettrico

Tabella della verità

Operazione

SN	Condizione	Operazione
1	J = K = 0 (No change)	Quando clock = 0, lo slave diventa attivo e il master è inattivo. Ma poiché gli ingressi S e R non sono cambiati, anche le uscite slave rimarranno invariate. Pertanto le uscite non cambieranno se J = K = 0.
2	J = 0 and K = 1 (Reset)	Clock = 1 - Master attivo, slave inattivo. Pertanto le uscite del master diventano Q ₁ = 0 e Q ₁ bar = 1. Ciò significa S = 0 e R = 1. Clock = 0 - Slave attivo, master inattivo. Pertanto le uscite dello slave diventano Q = 0 e Q bar = 1. Di nuovo clock = 1 - Master attivo, slave inattivo. Pertanto, anche con le uscite modificate Q = 0 e Q bar = 1 restituite al master, la sua uscita sarà Q1 = 0 e Q1 bar = 1. Ciò significa S = 0 e R = 1. Quindi con clock = 0 e slave che diventa attivo le uscite dello slave rimarranno Q = 0 e Q bar = 1. In questo modo otteniamo un'uscita stabile dal Master slave.
3	J = 1 and K = 0 (Set)	Clock = 1 - Master attivo, slave inattivo. Pertanto le uscite del master diventano Q ₁ = 1 e Q ₁ bar = 0. Ciò significa S = 1 e R = 0. Clock = 0 - Slave attivo, master inattivo. Pertanto le uscite dello slave diventano Q = 1 e Q bar = 0. Ancora una volta clock = 1 - quindi si può mostrare che le uscite dello slave sono stabilizzate su Q = 1 e Q bar = 0.
4	J = K = 1 (Toggle)	Clock = 1 - Master attivo, slave inattivo. Le uscite del master cambieranno. Quindi anche S e R saranno invertiti. Clock = 0 - Slave attivo, master inattivo. Le uscite dello slave cambieranno. Queste uscite modificate vengono restituite agli ingressi master. Ma poiché clock = 0, il master è ancora inattivo. Quindi non risponde a questi output modificati. Ciò evita la commutazione multipla che porta alla condizione di gara intorno. Il flip flop master slave eviterà la condizione di race around.

Delay Flip Flop / D Flip Flop

Delay Flip Flop o D Flip Flop è il semplice latch SR gated con un inverter NAND collegato tra gli ingressi S e R. Ha un solo ingresso. I dati di input vengono visualizzati in uscita dopo un po 'di tempo. A causa di questo ritardo dei dati tra i / pe o / p, viene chiamato delay flip flop. S e R saranno il complemento l'uno dell'altro grazie all'inverter NAND. Quindi S = R = 0 o S = R = 1, queste condizioni di ingresso non appariranno mai. Questo problema viene evitato dalle condizioni SR = 00 e SR = 1.

Diagramma a blocchi

Schema elettrico

Tabella della verità

Operazione

SN	Condizione	Operazione
1	E = 0	Latch è disabilitato. Quindi nessun cambiamento nella produzione.
2	E = 1 and D = 0	Se E = 1 e D = 0 allora S = 0 e R = 1. Quindi, indipendentemente dallo stato presente, lo stato successivo è Q _{n + 1} = 0 e Q _{n + 1} bar = 1. Questa è la condizione di ripristino.
3	E = 1 and D = 1	Se E = 1 e D = 1, allora S = 1 e R = 0. Questo imposterà il latch e Q _{n + 1} = 1 e Q _{n + 1} bar = 0 indipendentemente dallo stato attuale.

Attiva / disattiva Flip Flop / T Flip Flop

Toggle flip flop è fondamentalmente un flip flop JK con terminali J e K collegati permanentemente insieme. Ha solo input indicato daTcome mostrato nel diagramma dei simboli. Il simbolo per il flip flop T innescato dal fronte positivo è mostrato nel diagramma a blocchi.

Diagramma dei simboli

Diagramma a blocchi

Tabella della verità

Operazione

SN	Condizione	Operazione
1	T = 0, J = K = 0	Le barre Q e Q in uscita non cambieranno
2	T = 1, J = K = 1	L'uscita si alternerà in corrispondenza di ogni fronte di salita del segnale di clock.