VLSI Tasarımı - Sıralı MOS Mantık Devreleri

Mantık devreleri iki kategoriye ayrılır - (a) Birleşik Devreler ve (b) Sıralı Devreler.

Kombinasyon devrelerinde, çıkış yalnızca en son girişlerin durumuna bağlıdır.

Sıralı devrelerde, çıkış yalnızca en son girişlere değil, aynı zamanda önceki girişlerin durumuna da bağlıdır. Sıralı devreler bellek öğeleri içerir.

Sıralı devreler üç türdendir -

Bistable- İki durumlu devrelerin iki kararlı çalışma noktası vardır ve her iki durumda olacaktır. Örnek - Bellek hücreleri, mandallar, flip-floplar ve yazmaçlar.

Monostable- Tek kararlı devrelerin yalnızca bir kararlı çalışma noktası vardır ve geçici olarak ters duruma gelseler bile, zamanla kararlı çalışma noktalarına geri dönerler. Örnek: Zamanlayıcılar, darbe üreteçleri.

Astable- devrelerin sabit bir çalışma noktası yoktur ve birkaç durum arasında salınım yapar. Örnek - Halka osilatörü.

CMOS Mantık Devreleri

NOR Kapısına dayalı SR Mandalı

Ayar girişi (S) lojik değere eşitse "1" ve sıfırlama girişi mantığa eşittir "0." daha sonra Q çıkışı mantığa zorlanacak "1". $ \ Overline {Q} $ mantığa zorlanırken"0". Bu, önceki durumuna bakılmaksızın SR mandalının ayarlanacağı anlamına gelir.

Benzer şekilde, eğer S "0" a eşitse ve R eşitse "1" daha sonra Q çıkışı zorlanacak "0" $ \ overline {Q} $, "1". Bu, daha önce tutulan durumuna bakılmaksızın mandalın sıfırlandığı anlamına gelir. Son olarak, S ve R girişlerinin her ikisi de mantığa eşitse"1" sonra her iki çıktı da mantığa zorlanacak "0" Q ve $ \ overline {Q} $ 'ın tamamlayıcılığı ile çelişen.

Bu nedenle, normal çalışma sırasında bu giriş kombinasyonuna izin verilmez. NOR tabanlı SR Mandalının gerçek tablosu tabloda verilmiştir.

S	R	Q	$ \ overline {Q} $	Operasyon
0	0	Q	$ \ overline {Q} $	Ambar
1	0	1	0	Ayarlamak
0	1	0	1	Sıfırla
1	1	0	0	İzin verilmedi

NOR geçidine dayalı CMOS SR mandalı aşağıda verilen şekilde gösterilmektedir.

S, V _OH'ye eşitse ve R, V _OL'ye eşitse , paralel bağlı transistörlerin her ikisi de M1 ve M2 AÇIK olacaktır. $ \ Overline {Q} $ düğümündeki voltaj, mantıksal düşük seviyede V _OL = 0 olduğunu varsayacaktır .

Aynı zamanda, hem M3 hem de M4 kapatılır, bu da Q düğümünde mantık-yüksek voltaj V _OH ile sonuçlanır. R, V _OH'ye eşitse ve S, V _OL'ye eşitse , M1 ve M2 kapatılır ve M3 ve M4 açıldı.

NAND Kapısına dayalı SR Mandalı

NAND tabanlı SR mandalının blok diyagramı ve geçit seviyesi şeması şekilde gösterilmiştir. S ve R giriş terminallerindeki küçük daireler, devrenin aktif düşük giriş sinyallerine yanıt verdiğini gösterir. NAND tabanlı SR mandalının doğruluk tablosu tabloda verilmiştir.

S	R	Q	Q ′
0	0	NC	NC	Değişiklik yok. Mandal mevcut durumda kaldı.
1	0	1	0	Mandal seti.
0	1	0	1	Mandallı SIFIRLAMA.
1	1	0	0	Geçersiz koşul.

S, 0'a giderse (R = 1 iken), Q yükselir, $ \ overline {Q} $ düşük çekilir ve mandal Set durumuna girer.

S = 0 sonra Q = 1 (eğer R = 1)

R 0'a giderse (S = 1 iken), Q yükselir, $ \ overline {Q} $ düşük çekilir ve mandal Sıfırlanır

R = 0 sonra Q = 1 (eğer S = 1)

Bekletme durumu, hem S hem de R'nin yüksek olmasını gerektirir. S = R = 0 ise, belirsiz bir duruma neden olacağından çıkışa izin verilmez. NAND Kapısına dayalı CMOS SR Mandalı şekilde gösterilmiştir.

NAND Kapısına dayalı tükenme yükü nMOS SR Mandalı şekilde gösterilmiştir. İşlem, CMOS NAND SR mandalına benzer. CMOS devre uygulaması, düşük statik güç dağılımına ve yüksek gürültü marjına sahiptir.

CMOS Mantık Devreleri

Saatli SR Mandalı

Şekil, bir saat eklenmiş NOR tabanlı bir SR mandalını göstermektedir. Mandal, yalnızca CLK yüksek olduğunda S ve R girişlerine yanıt verir.

CLK düşük olduğunda, mandal mevcut durumunu korur. Q'nun durumu değiştirdiğini gözlemleyin -

• Pozitif CLK sırasında S yükseldiğinde.
• CLK düşük zamanı sırasında S & R'deki değişikliklerden sonra ön CLK kenarında.
• CLK yüksekken S'de pozitif bir aksaklık
• Pozitif CLK sırasında R yükseldiğinde.

Saatli NOR tabanlı SR mandalının CMOS AOI uygulaması şekilde gösterilmektedir. Yalnızca 12 transistör gerektiğini unutmayın.

• CLK düşük olduğunda, N ağaç N'deki iki seri terminal açıktır ve P ağacındaki iki paralel transistör AÇIK durumdadır, böylece bellek hücresindeki durumu korur.

• Saat yüksek olduğunda, devre basitçe NOR tabanlı bir CMOS mandalı haline gelir ve S ve R girişlerine yanıt verir.

Clocked SR Latch based on NAND Gate

Devre, dört NAND geçidi ile uygulanmaktadır. Bu devre CMOS ile uygulanırsa 16 transistör gerektirir.

• Mandal, yalnızca CLK yüksekse S veya R'ye yanıt verir.
• Hem giriş sinyalleri hem de CLK sinyalleri aktif yüksekse: yani, kilit çıkışı Q, CLK = "1" S = "1" ve R = "0" olduğunda ayarlanacaktır.
• Benzer şekilde, CLK = "1," S = "0" olduğunda mandal sıfırlanacaktır ve

CLK düşük olduğunda, mandal mevcut durumunu korur.

Saatli JK Mandalı

Yukarıdaki şekil, NAND geçitlerine göre saat ayarlı bir JK mandalını göstermektedir. Bir SR mandalının dezavantajı, hem S hem de R yüksek olduğunda, çıkış durumunun belirsiz hale gelmesidir. JK mandalı, doğruluk tablosunun tüm giriş durumlarına izin verilecek şekilde çıktıdan girişe geri besleme kullanarak bu sorunu ortadan kaldırır. J = K = 0 ise, mandal mevcut durumunu koruyacaktır.

J = 1 ve K = 0 ise, mandal bir sonraki pozitif giden saat kenarında ayarlanır, yani Q = 1, $ \ overline {Q} $ = 0

J = 0 ve K = 1 ise, mandal bir sonraki pozitif giden saat kenarında sıfırlanacaktır, yani Q = 1 ve $ \ overline {Q} $ = 0.

J = K = 1 ise, mandal bir sonraki pozitif giden saat kenarına geçecektir.

Saat ayarlı JK mandalının çalışması, tabloda verilen doğruluk tablosunda özetlenmiştir.

J	K	Q	$ \ overline {Q} $	S	R	Q	$ \ overline {Q} $	Operation
0	0	0	1	1	1	0	1	Ambar
		1	0	1	1	1	0
0	1	0	1	1	1	0	1	Sıfırla
		1	0	1	0	0	1
1	0	0	1	0	1	1	0	Ayarlamak
		1	0	1	1	1	0
1	1	0	1	0	1	1	0	geçiş yapmak
		1	0	1	0	0	1

CMOS D Mandal Uygulaması

D mandalı normalde şekilde gösterildiği gibi iletim kapısı (TG) anahtarları ile uygulanır. TG girişi CLK ile etkinleştirilirken, mandal geri besleme döngüsü TG CLK ile etkinleştirilir. CLK yüksek olduğunda D girişi kabul edilir. CLK azaldığında, giriş açılır ve mandal önceki verilerle D ayarlanır.