Thiết kế VLSI - Hệ thống kỹ thuật số

Tích hợp quy mô rất lớn (VLSI) là quá trình tạo ra một integrated circuit (IC) bằng cách kết hợp hàng nghìn transistorsthành một con chip duy nhất. VLSI bắt đầu vào những năm 1970 khi phức tạpsemiconductor và communicationcông nghệ đang được phát triển. Cácmicroprocessor là một thiết bị VLSI.

Trước khi công nghệ VLSI ra đời, hầu hết các IC đều có một số chức năng hạn chế mà chúng có thể thực hiện. Anelectronic circuit có thể bao gồm một CPU, ROM, RAM và khác glue logic. VLSI cho phép các nhà thiết kế vi mạch thêm tất cả những thứ này vào một chip.

Ngành công nghiệp điện tử đã đạt được sự tăng trưởng phi thường trong vài thập kỷ qua, chủ yếu là do những tiến bộ nhanh chóng trong công nghệ tích hợp quy mô lớn và các ứng dụng thiết kế hệ thống. Với sự ra đời của các thiết kế tích hợp quy mô rất lớn (VLSI), số lượng các ứng dụng của mạch tích hợp (IC) trong tính toán hiệu suất cao, điều khiển, viễn thông, xử lý hình ảnh và video, và điện tử tiêu dùng đã tăng lên với tốc độ rất nhanh.

Các công nghệ tiên tiến hiện nay như độ phân giải cao và video tốc độ bit thấp và truyền thông di động cung cấp cho người dùng cuối một lượng ứng dụng tuyệt vời, sức mạnh xử lý và tính di động. Xu hướng này dự kiến ​​sẽ phát triển nhanh chóng, có ý nghĩa rất quan trọng đối với thiết kế hệ thống và thiết kế VLSI.

Luồng thiết kế VLSI

Luồng thiết kế vi mạch VLSI được thể hiện trong hình bên dưới. Các cấp độ thiết kế khác nhau được đánh số và các khối hiển thị các quy trình trong quy trình thiết kế.

Các thông số kỹ thuật được đặt lên hàng đầu, chúng mô tả một cách trừu tượng, chức năng, giao diện và kiến ​​trúc của mạch vi mạch kỹ thuật số sẽ được thiết kế.

Sau đó, mô tả hành vi được tạo ra để phân tích thiết kế về chức năng, hiệu suất, sự tuân thủ các tiêu chuẩn nhất định và các thông số kỹ thuật khác.

Mô tả RTL được thực hiện bằng HDLs. Mô tả RTL này được mô phỏng để kiểm tra chức năng. Từ đây trở đi chúng ta cần sự trợ giúp của các công cụ EDA.

Mô tả RTL sau đó được chuyển đổi thành danh sách mạng cấp cổng bằng cách sử dụng các công cụ tổng hợp logic. Một netlist tập hợp là một mô tả về mạch theo các cổng và kết nối giữa chúng, được tạo ra theo cách mà chúng đáp ứng các thông số kỹ thuật về thời gian, công suất và diện tích.

Cuối cùng, một bố cục vật lý được tạo, sẽ được xác minh và sau đó được gửi đến chế tạo.

Biểu đồ Y

Biểu đồ Gajski-Kuhn Y là một mô hình ghi lại những cân nhắc trong việc thiết kế các thiết bị bán dẫn.

Ba miền của biểu đồ Gajski-Kuhn Y nằm trên các trục hướng tâm. Mỗi lĩnh vực có thể được chia thành các cấp độ trừu tượng, sử dụng các vòng đồng tâm.

Ở cấp cao nhất (vòng ngoài), chúng tôi xem xét kiến ​​trúc của chip; ở các cấp thấp hơn (vòng trong), chúng tôi liên tiếp tinh chỉnh thiết kế để triển khai chi tiết hơn -

Tạo mô tả cấu trúc từ một hành vi được thực hiện thông qua các quá trình tổng hợp cấp cao hoặc tổng hợp logic.

Tạo mô tả vật lý từ cấu trúc được thực hiện thông qua tổng hợp bố cục.

Cấu trúc phân cấp thiết kế

Hệ thống phân cấp thiết kế liên quan đến nguyên tắc "Chia rẽ và Chinh phục." Nó không là gì khác ngoài việc chia nhiệm vụ thành các nhiệm vụ nhỏ hơn cho đến khi nó đạt đến mức đơn giản nhất. Quy trình này là phù hợp nhất vì sự phát triển cuối cùng của thiết kế đã trở nên đơn giản đến mức việc sản xuất nó trở nên dễ dàng hơn.

Chúng ta có thể thiết kế nhiệm vụ đã cho vào miền của quy trình thiết kế (Hành vi, Cấu trúc và Hình học). Để hiểu điều này, chúng ta hãy lấy một ví dụ về việc thiết kế một bộ cộng 16-bit, như trong hình bên dưới.

Ở đây, toàn bộ chip của bộ cộng 16 bit được chia thành bốn mô-đun của bộ cộng 4 bit. Hơn nữa, chia bộ cộng 4 bit thành bộ cộng 1 bit hoặc bộ cộng nửa. Ngoài ra 1 bit là quá trình thiết kế đơn giản nhất và mạch bên trong của nó cũng dễ chế tạo trên chip. Bây giờ, kết nối tất cả bốn bộ cộng cuối cùng, chúng ta có thể thiết kế bộ cộng 4 bit và tiếp tục, chúng ta có thể thiết kế bộ cộng 16 bit.