Sirkuit Logika MOS Kombinasional
Gerbang atau sirkuit logika kombinasional, yang melakukan operasi Boolean pada beberapa variabel masukan dan menentukan keluaran sebagai fungsi Boolean dari masukan, adalah blok bangunan dasar dari semua sistem digital. Kami akan memeriksa konfigurasi rangkaian sederhana seperti gerbang NAND dan NOR dua masukan dan kemudian memperluas analisis kami ke kasus yang lebih umum dari struktur rangkaian masukan ganda.
Selanjutnya, rangkaian logika CMOS akan disajikan dengan cara yang serupa. Kami akan menekankan persamaan dan perbedaan antara logika beban-deplesi nMOS dan sirkuit logika CMOS dan menunjukkan keuntungan gerbang CMOS dengan contoh. Dalam bentuk yang paling umum, rangkaian logika kombinasional, atau gerbang, yang menjalankan fungsi Boolean dapat direpresentasikan sebagai sistem input ganda, output tunggal, seperti yang digambarkan pada gambar.
Tegangan node, yang mengacu pada potensial ground, mewakili semua variabel input. Menggunakan konvensi logika positif, nilai Boolean (atau logika) "1" dapat diwakili oleh tegangan tinggi VDD, dan nilai Boolean (atau logika) "0" dapat diwakili oleh tegangan rendah 0. Keluaran node dimuat dengan kapasitansi CL , yang mewakili kapasitansi gabungan dari perangkat parasit di sirkuit.
Sirkuit Logika CMOS
CMOS Dua masukan Gerbang NOR
Sirkuit ini terdiri dari n-net yang terhubung paralel dan p-net komplementer yang terhubung seri. Tegangan input V X dan V Y diterapkan ke gerbang satu nMOS dan satu transistor pMOS.
Ketika salah satu atau kedua input tinggi, yaitu, ketika n-net membuat jalur konduksi antara node output dan ground, p-net terputus. Jika kedua tegangan input rendah, yaitu n-net terputus, maka p-net membuat jalur konduksi antara node output dan tegangan suplai.
Untuk kombinasi masukan yang diberikan, struktur rangkaian pelengkap dibuat sedemikian rupa sehingga keluaran dihubungkan ke V DD atau ke arde melalui jalur resistansi rendah dan jalur arus DC antara V DD dan arde tidak dibuat untuk kombinasi masukan apa pun. Pada tegangan keluaran CMOS, dua buah gerbang masukan NOR akan mendapatkan tegangan logika-rendah V OL = 0 dan tegangan logika-tinggi V OH = V DD . Persamaan tegangan ambang switching V th diberikan oleh
$$ V_ {th} \ kiri (NOR2 \ kanan) = \ frac {V_ {T, n} + \ frac {1} {2} \ sqrt {\ frac {k_ {p}} {k_ {n}} \ kiri (V_ {DD} - \ kiri | V_ {T, p} \ kanan | \ kanan)}} {1+ \ frac {1} {2} \ sqrt {\ frac {k_ {p}} {k_ {n }}}} $$
Tata letak Gerbang NOR CMOS 2-masukan
Gambar tersebut menunjukkan contoh tata letak gerbang NOR CMOS 2-masukan, menggunakan logam lapis tunggal dan polisilikon lapis tunggal. Fitur tata letak ini adalah -
- Polylines vertikal tunggal untuk setiap masukan
- Bentuk aktif tunggal untuk perangkat N dan P.
- Bus logam berjalan horizontal
Diagram tongkat untuk gerbang CMOS N0R2 ditunjukkan pada gambar di bawah ini; yang berhubungan langsung dengan tata letak, tetapi tidak berisi informasi W dan L. Area difusi digambarkan oleh persegi panjang, sambungan logam dan garis dan lingkaran padat, masing-masing mewakili kontak, dan garis bersilangan mewakili kolom polisilikon. Diagram stick berguna untuk merencanakan topologi layout yang optimal.
Gerbang NAND dua masukan CMOS
Diagram rangkaian dari dua gerbang input CMOS NAND diberikan pada gambar di bawah ini.
Prinsip operasi rangkaian adalah tepat ganda dari operasi CMOS dua input NOR. N - net yang terdiri dari dua seri transistor nMOS yang terhubung menciptakan jalur konduksi antara node output dan ground, jika kedua tegangan input berlogika tinggi. Kedua transistor pMOS yang terhubung paralel di p-net akan mati.
Untuk semua kombinasi input lainnya, salah satu atau kedua transistor pMOS akan ON, sedangkan p - net terputus, sehingga tercipta jalur arus antara node output dan tegangan catu daya. Ambang batas switching untuk gerbang ini diperoleh sebagai -
$$ V_ {th} \ kiri (NAND2 \ kanan) = \ frac {V_ {T, n} +2 \ sqrt {\ frac {k_ {p}} {k_ {n}} \ kiri (V_ {DD} - \ kiri | V_ {T, p} \ kanan | \ kanan)}} {1 + 2 \ sqrt {\ frac {k_ {p}} {k_ {n}}}} $$
Fitur tata letak ini adalah sebagai berikut -
- Garis polisilikon tunggal untuk masukan berjalan secara vertikal di kedua daerah aktif N dan P.
- Bentuk aktif tunggal digunakan untuk membangun perangkat nMOS dan kedua perangkat pMOS.
- Power bussing berjalan horizontal di atas dan bawah tata letak.
- Kabel keluaran berjalan horizontal untuk memudahkan koneksi ke sirkuit tetangga.
Sirkuit Logika Kompleks
Gerbang Logika Kompleks Beban Deplesi NMOS
Untuk mewujudkan fungsi kompleks dari beberapa variabel input, struktur sirkuit dasar dan prinsip desain yang dikembangkan untuk NOR dan NAND dapat diperluas ke gerbang logika kompleks. Kemampuan untuk mewujudkan fungsi logika yang kompleks, menggunakan sejumlah kecil transistor adalah salah satu fitur paling menarik dari rangkaian logika nMOS dan CMOS. Perhatikan fungsi Boolean berikut sebagai contoh.
$$ \ overline {Z = P \ kiri (S + T \ kanan) + QR} $$
Gerbang logika kompleks deplesi-beban nMOS yang digunakan untuk mewujudkan fungsi ini ditunjukkan pada gambar. Pada gambar ini, cabang driver nMOS kiri dari tiga transistor driver digunakan untuk menjalankan fungsi logika P (S + T), sedangkan cabang sisi kanan menjalankan fungsi QR. Dengan menghubungkan kedua cabang secara paralel, dan dengan menempatkan transistor beban antara node keluaran dan tegangan suplaiVDD,kami mendapatkan fungsi kompleks yang diberikan. Setiap variabel input ditetapkan hanya untuk satu driver.
Inspeksi topologi sirkuit memberikan prinsip desain sederhana dari jaringan pull-down -
- ATAU operasi dilakukan oleh driver yang terhubung paralel.
- Operasi AND dilakukan oleh driver yang terhubung seri.
- Pembalikan disediakan oleh sifat operasi sirkuit MOS.
Jika semua variabel input logika-tinggi di rangkaian mewujudkan fungsi, driver ekivalen (W/L) rasio jaringan pull-down yang terdiri dari lima transistor nMOS adalah
$$ \ frac {W} {L} = \ frac {1} {\ frac {1} {\ left (W / L \ kanan) Q} + \ frac {1} {\ kiri (W / L \ kanan) R}} + \ frac {1} {\ frac {1} {\ kiri (W / L \ kanan) P} + \ frac {1} {\ kiri (W / L \ kanan) S + \ kiri (W / L \ kanan) Q}} $$
Gerbang Logika CMOS yang Kompleks
Realisasi jaringan n-net, atau pull-down, didasarkan pada prinsip desain dasar yang sama yang diperiksa untuk gerbang logika kompleks deplesi beban nMOS. Jaringan pull-up pMOS harus merupakan jaringan ganda dari n-net.
Artinya semua koneksi paralel di jaringan nMOS akan sesuai dengan koneksi seri di jaringan pMOS, dan semua koneksi seri di jaringan nMOS sesuai dengan koneksi paralel di jaringan pMOS. Gambar tersebut menunjukkan konstruksi sederhana grafik p-net ganda (pull-up) dari grafik n-net (pull-down).
Setiap transistor driver dalam jaringan pull-down ditunjukkan oleh ai dan setiap node ditunjukkan oleh simpul pada grafik pull-down. Selanjutnya, simpul baru dibuat dalam setiap area terbatas pada grafik tarik, dan simpul tetangga dihubungkan oleh tepi yang melintasi setiap sisi pada grafik tarik-turun hanya sekali. Grafik baru ini menunjukkan jaringan pull-up.
Teknik Tata Letak menggunakan Metode Graf Euler
Gambar tersebut menunjukkan implementasi CMOS dari fungsi kompleks dan diagram tongkatnya dilakukan dengan urutan gerbang arbitrer yang memberikan tata letak yang sangat tidak optimal untuk gerbang CMOS.
Dalam hal ini, pemisahan antara kolom polisilikon harus memungkinkan pemisahan difusi-untuk difusi di antaranya. Ini tentu saja menghabiskan banyak area silikon ekstra.
Dengan menggunakan jalur Euler, kita dapat memperoleh tata letak yang optimal. Jalur Euler didefinisikan sebagai jalur tak terputus yang melintasi setiap tepi (cabang) grafik tepat satu kali. Temukan jalur Euler di grafik pohon pull-down dan grafik pohon pull-up dengan urutan input yang identik.