Circuitos Lógicos MOS Combinacionais

Circuitos ou portas lógicas combinacionais, que realizam operações booleanas em várias variáveis de entrada e determinam as saídas como funções booleanas das entradas, são os blocos básicos de construção de todos os sistemas digitais. Examinaremos configurações de circuito simples, como portas NAND e NOR de duas entradas e, em seguida, expandiremos nossa análise para casos mais gerais de estruturas de circuito de entrada múltipla.

A seguir, os circuitos lógicos CMOS serão apresentados de maneira semelhante. Vamos enfatizar as semelhanças e diferenças entre a lógica de depleção-carga do nMOS e os circuitos lógicos do CMOS e apontar as vantagens das portas CMOS com exemplos. Em sua forma mais geral, um circuito lógico combinacional, ou porta, executando uma função booleana pode ser representado como um sistema de múltiplas entradas e saídas simples, conforme ilustrado na figura.

As tensões do nó, referenciadas ao potencial de terra, representam todas as variáveis de entrada. Usando a convenção de lógica positiva, o valor booleano (ou lógico) de "1" pode ser representado por uma alta tensão de VDD, e o valor booleano (ou lógico) de "0" pode ser representado por uma baixa tensão de 0. A saída O nó é carregado com uma capacitância C _L , que representa as capacitâncias combinadas do dispositivo parasita no circuito.

Circuitos lógicos CMOS

Porta NOR CMOS de duas entradas

O circuito consiste em uma rede n conectada em paralelo e uma rede p complementar conectada em série. As tensões de entrada V _X e V _Y são aplicadas às portas de um transistor nMOS e um transistor pMOS.

Quando uma ou ambas as entradas são altas, ou seja, quando a n-net cria um caminho condutor entre o nó de saída e o solo, a p-net é cortada. Se ambas as tensões de entrada são baixas, ou seja, a rede n é cortada, então a rede p cria um caminho condutor entre o nó de saída e a tensão de alimentação.

Para qualquer combinação de entrada, a estrutura do circuito complementar é tal que a saída é conectada ao V _DD ou ao aterramento por meio de um caminho de baixa resistência e um caminho de corrente DC entre o V _DD e o terra não é estabelecido para nenhuma combinação de entrada. A tensão de saída do CMOS, duas portas NOR de entrada obterá uma tensão lógica baixa de V _OL = 0 e uma tensão lógica alta de V _OH = V _DD . A equação da tensão limite de comutação _Vth é dada por

$$ V_ {th} \ left (NOR2 \ right) = \ frac {V_ {T, n} + \ frac {1} {2} \ sqrt {\ frac {k_ {p}} {k_ {n}} \ esquerda (V_ {DD} - \ esquerda | V_ {T, p} \ direita | \ direita)}} {1+ \ frac {1} {2} \ sqrt {\ frac {k_ {p}} {k_ {n }}}} $$

Layout da porta NOR CMOS de 2 entradas

A figura mostra um layout de amostra de porta NOR CMOS de 2 entradas, usando metal de camada única e polissilício de camada única. Os recursos deste layout são -

Polilinhas verticais únicas para cada entrada
Formas ativas únicas para dispositivos N e P, respectivamente
Ônibus de metal na horizontal

O diagrama stick para a porta CMOS N0R2 é mostrado na figura abaixo; que corresponde diretamente ao layout, mas não contém informações W e L. As áreas de difusão são representadas por retângulos, as conexões metálicas e as linhas sólidas e os círculos, respectivamente, representam os contatos, e as tiras hachuradas representam as colunas de polissilício. O diagrama de bastão é útil para planejar a topologia de layout ideal.

Porta NAND CMOS de duas entradas

O diagrama do circuito da porta CMOS NAND de duas entradas é dado na figura abaixo.

O princípio de operação do circuito é exatamente duplo da operação NOR de duas entradas do CMOS. A rede n consistindo de dois transistores nMOS conectados em série cria um caminho condutor entre o nó de saída e o solo, se ambas as tensões de entrada forem lógicas altas. Ambos os transistores pMOS conectados paralelamente na p-net estarão desligados.

Para todas as outras combinações de entrada, um ou ambos os transistores pMOS serão LIGADOS, enquanto p-net é cortado, criando assim um caminho de corrente entre o nó de saída e a tensão da fonte de alimentação. O limite de comutação para esta porta é obtido como -

$$ V_ {th} \ left (NAND2 \ right) = \ frac {V_ {T, n} +2 \ sqrt {\ frac {k_ {p}} {k_ {n}} \ left (V_ {DD} - \ left | V_ {T, p} \ right | \ right)}} {1 + 2 \ sqrt {\ frac {k_ {p}} {k_ {n}}}} $$

Os recursos deste layout são os seguintes -

Linhas de polissilício simples para entradas são executadas verticalmente em N e P regiões ativas.
Formas ativas individuais são usadas para construir dispositivos nMOS e ambos os dispositivos pMOS.
O barramento elétrico é executado horizontalmente na parte superior e inferior do layout.
Os fios de saída são executados horizontalmente para fácil conexão ao circuito vizinho.

Circuitos Lógicos Complexos

Portão lógico complexo de carga de esgotamento NMOS

Para realizar funções complexas de múltiplas variáveis de entrada, as estruturas básicas de circuito e os princípios de design desenvolvidos para NOR e NAND podem ser estendidos a portas lógicas complexas. A capacidade de realizar funções lógicas complexas, usando um pequeno número de transistores, é uma das características mais atraentes dos circuitos lógicos nMOS e CMOS. Considere a seguinte função booleana como exemplo.

$$ \ overline {Z = P \ esquerda (S + T \ direita) + QR} $$

A porta lógica complexa de depleção-carga do nMOS usada para realizar essa função é mostrada na figura. Nesta figura, o ramo do driver nMOS esquerdo de três transistores do driver é usado para executar a função lógica P (S + T), enquanto o ramo do lado direito executa a função QR. Conectando as duas ramificações em paralelo e colocando o transistor de carga entre o nó de saída e a tensão de alimentaçãoV_DD,obtemos a função complexa dada. Cada variável de entrada é atribuída a apenas um driver.

A inspeção da topologia do circuito fornece princípios de design simples da rede pull-down -

As operações OR são realizadas por drivers conectados em paralelo.
As operações AND são realizadas por drivers conectados em série.
A inversão é fornecida pela natureza da operação do circuito MOS.

Se todas as variáveis de entrada são lógicas altas no circuito realizando a função, o driver equivalente (W/L) proporção da rede pull-down que consiste em cinco transistores nMOS é

$$ \ frac {W} {L} = \ frac {1} {\ frac {1} {\ left (W / L \ right) Q} + \ frac {1} {\ left (W / L \ right) R}} + \ frac {1} {\ frac {1} {\ left (W / L \ right) P} + \ frac {1} {\ left (W / L \ right) S + \ left (W / L \ direita) Q}} $$

Portas lógicas CMOS complexas

A realização da rede n, ou rede suspensa, é baseada nos mesmos princípios básicos de projeto examinados para a porta lógica complexa de esgotamento-carga nMOS. A rede pull-up pMOS deve ser a rede dupla da n-net.

Isso significa que todas as conexões paralelas na rede nMOS corresponderão a uma conexão em série na rede pMOS e todas as conexões em série na rede nMOS corresponderão a uma conexão paralela na rede pMOS. A figura mostra uma construção simples do gráfico dual p-net (pull-up) a partir do gráfico n-net (pull-down).

Cada transistor driver na rede pull-down é mostrado por ai e cada nó é mostrado por um vértice no gráfico pull-down. Em seguida, um novo vértice é criado dentro de cada área confinada no gráfico pull-down, e os vértices vizinhos são conectados por arestas que cruzam cada aresta no gráfico pull-down apenas uma vez. Este novo gráfico mostra a rede pull-up.

Técnica de layout usando o método de gráfico de Euler

A figura mostra a implementação CMOS de uma função complexa e seu diagrama stick feito com ordenação de porta arbitrária que fornece um layout muito não ideal para a porta CMOS.

Neste caso, a separação entre as colunas de polissilício deve permitir a separação difusão-difusão entre elas. Isso certamente consome uma quantidade considerável de área extra de silício.

Usando o caminho de Euler, podemos obter um layout ótimo. O caminho de Euler é definido como um caminho ininterrupto que atravessa cada aresta (ramo) do gráfico exatamente uma vez. Encontre o caminho de Euler no gráfico da árvore suspensa e no gráfico da árvore suspensa com ordenação idêntica das entradas.