Комбинационные логические схемы МОП

Комбинационные логические схемы или вентили, которые выполняют булевы операции с несколькими входными переменными и определяют выходы как булевы функции входов, являются основными строительными блоками всех цифровых систем. Мы рассмотрим простые конфигурации схем, такие как вентили И-НЕ и ИЛИ-ИЛИ с двумя входами, а затем расширим наш анализ на более общие случаи структур цепей с несколькими входами.

Далее логические схемы CMOS будут представлены аналогичным образом. Мы подчеркнем сходства и различия между логикой истощающей нагрузки nMOS и логическими схемами CMOS и укажем на преимущества вентилей CMOS на примерах. В самом общем виде комбинационная логическая схема или вентиль, выполняющая логическую функцию, может быть представлена как система с несколькими входами и одним выходом, как показано на рисунке.

Напряжения в узлах относительно потенциала земли представляют все входные переменные. Используя соглашение о положительной логике, логическое (или логическое) значение «1» может быть представлено высоким напряжением VDD, а логическое (или логическое) значение «0» может быть представлено низким напряжением 0. узел нагружен емкостью C _L , которая представляет собой совокупные емкости паразитного устройства в цепи.

Логические схемы CMOS

CMOS Два входа NOR Gate

Схема состоит из параллельно соединенной n-цепи и последовательно соединенной дополнительной p-цепи. Входные напряжения V _X и V _Y прикладываются к затворам одного nMOS-транзистора и одного pMOS-транзистора.

Когда один или оба входа имеют высокий уровень, т. Е. Когда n-цепь создает проводящий путь между выходным узлом и землей, p-цепь отключается. Если оба входных напряжения низкие, то есть n-цепь отключена, тогда p-net создает проводящий путь между выходным узлом и напряжением питания.

Для любой данной комбинации входов структура дополнительной схемы такова, что выход подключается либо к V _DD, либо к земле через путь с низким сопротивлением, а путь постоянного тока между V _DD и землей не устанавливается ни для каких комбинаций входов. Выходное напряжение CMOS, два входа логического элемента ИЛИ-НЕ получат низкое логическое напряжение V _OL = 0 и высокое логическое напряжение V _OH = V _DD . Уравнение порогового напряжения переключения V _th определяется выражением

$$ V_ {th} \ left (NOR2 \ right) = \ frac {V_ {T, n} + \ frac {1} {2} \ sqrt {\ frac {k_ {p}} {k_ {n}} \ left (V_ {DD} - \ left | V_ {T, p} \ right | \ right)}} {1+ \ frac {1} {2} \ sqrt {\ frac {k_ {p}} {k_ {n }}}} $$

Схема CMOS 2-входа NOR Gate

На рисунке показан пример схемы КМОП-затвора ИЛИ-НЕ с 2 входами, использующего однослойный металл и однослойный поликремний. Особенности этого макета -

Отдельные вертикальные полилинии для каждого входа
Одиночные активные формы для устройств N и P соответственно
Металлические автобусы, идущие горизонтально

Схема затвора CMOS N0R2 показана на рисунке ниже; который непосредственно соответствует макету, но не содержит информации W и L. Области распространения изображены прямоугольниками, металлические соединения, сплошные линии и кружки, соответственно, представляют контакты, а заштрихованные полосы представляют столбцы поликремния. Штрих-диаграмма полезна для планирования оптимальной топологии макета.

CMOS двухвходовой NAND Gate

Принципиальная схема двухвходового логического элемента CMOS NAND приведена на рисунке ниже.

Принцип работы схемы является двойным по сравнению с двумя входами КМОП ИЛИ-ИЛИ. N-сеть, состоящая из двух последовательно соединенных nMOS-транзисторов, создает проводящий путь между выходным узлом и землей, если оба входных напряжения имеют высокий логический уровень. Оба параллельно подключенных pMOS-транзистора в p-net будут выключены.

Для всех других комбинаций входов один или оба pMOS-транзистора будут включены, а p-net отключен, таким образом создавая путь тока между выходным узлом и напряжением источника питания. Порог переключения для этого затвора получается как -

$$ V_ {th} \ left (NAND2 \ right) = \ frac {V_ {T, n} +2 \ sqrt {\ frac {k_ {p}} {k_ {n}} \ left (V_ {DD} - \ left | V_ {T, p} \ right | \ right)}} {1 + 2 \ sqrt {\ frac {k_ {p}} {k_ {n}}}} $$

Особенности этого макета заключаются в следующем -

Одиночные линии поликремния для входов проходят вертикально через активные области N и P.
Одиночные активные формы используются для создания как устройств nMOS, так и обоих устройств pMOS.
Шина питания проходит горизонтально сверху и снизу макета.
Выходные провода проходят горизонтально для облегчения подключения к соседней цепи.

Сложные логические схемы

Логический вентиль комплекса нагрузки истощения NMOS

Для реализации сложных функций множества входных переменных базовые структуры схем и принципы проектирования, разработанные для NOR и NAND, могут быть расширены до сложных логических вентилей. Способность реализовывать сложные логические функции с использованием небольшого количества транзисторов - одна из самых привлекательных особенностей логических схем nMOS и CMOS. Рассмотрим в качестве примера следующую логическую функцию.

$$ \ overline {Z = P \ left (S + T \ right) + QR} $$

Комплексный логический вентиль nMOS с истощением и нагрузкой, используемый для реализации этой функции, показан на рисунке. На этом рисунке левая ветвь драйвера nMOS из трех транзисторов драйвера используется для выполнения логической функции P (S + T), а правая ветвь выполняет функцию QR. Подключив две ветви параллельно и поместив нагрузочный транзистор между выходным узлом и напряжением питанияV_DD,получаем заданную комплексную функцию. Каждая входная переменная назначается только одному драйверу.

Проверка топологии схемы дает простые принципы проектирования нисходящей сети -

Операции ИЛИ выполняются параллельно подключенными драйверами.
Операции И выполняются последовательно подключенными драйверами.
Инверсия обеспечивается характером работы МОП-схемы.

Если все входные переменные в схеме, реализующей функцию, имеют высокий логический уровень, эквивалентный драйвер (W/L) Соотношение pull-down цепи, состоящей из пяти nMOS-транзисторов, равно

$$ \ frac {W} {L} = \ frac {1} {\ frac {1} {\ left (W / L \ right) Q} + \ frac {1} {\ left (W / L \ right) R}} + \ frac {1} {\ frac {1} {\ left (W / L \ right) P} + \ frac {1} {\ left (W / L \ right) S + \ left (W / L \ right) Q}} $$

Сложные логические ворота CMOS

Реализация n-net, или нисходящей сети, основана на тех же основных принципах проектирования, которые исследовались для комплексного логического элемента nMOS с истощением нагрузки. Подтягивающая сеть pMOS должна быть двойной сетью n-net.

Это означает, что все параллельные соединения в сети nMOS будут соответствовать последовательному соединению в сети pMOS, а все последовательные соединения в сети nMOS соответствуют параллельному соединению в сети pMOS. На рисунке показано простое построение двойного p-сеточного (pull-up) графа из n-net (pull-down) графа.

Каждый транзистор драйвера в ниспадающей сети обозначен символом ai, а каждый узел показан вершиной в ниспадающем графе. Затем в каждой ограниченной области вытягивающего графа создается новая вершина, а соседние вершины соединяются ребрами, которые пересекают каждое ребро в выпадающем графе только один раз. Этот новый график показывает подтягивающую сеть.

Техника компоновки с использованием метода графа Эйлера

На рисунке показана КМОП-реализация сложной функции и ее стержневая диаграмма, выполненная с произвольным порядком затвора, что дает очень неоптимальную компоновку затвора КМОП.

В этом случае разделение между колонками из поликремния должно обеспечивать разделение между диффузией и диффузией. Это определенно потребляет значительное количество дополнительной площади кремния.

Используя путь Эйлера, мы можем получить оптимальную компоновку. Путь Эйлера определяется как непрерывный путь, который пересекает каждое ребро (ветвь) графа ровно один раз. Найдите путь Эйлера как в раскрывающемся древовидном графе, так и в раскрывающемся древовидном графе с идентичным порядком входных данных.