연산 증폭기의 기초

연산 증폭기라고도하는 연산 증폭기는 다양한 선형, 비선형 및 수학적 연산을 수행하는 데 사용할 수있는 집적 회로입니다. 연산 증폭기는direct coupled high gain amplifier. AC 및 DC 신호로 연산 증폭기를 작동 할 수 있습니다. 이 장에서는 연산 증폭기의 특성과 유형에 대해 설명합니다.

연산 증폭기의 구성

연산 증폭기는 차동 증폭기, 레벨 변환기 및 출력 단계로 구성됩니다. 차동 증폭기는 연산 증폭기의 입력 단계에 있으므로 연산 증폭기는two input terminals. 이러한 터미널 중 하나는inverting terminal 다른 하나는 non-inverting terminal. 터미널은 각각의 입력과 출력 사이의 위상 관계에 따라 이름이 지정됩니다.

연산 증폭기의 특성

연산 증폭기의 중요한 특성 또는 매개 변수는 다음과 같습니다.

개방 루프 전압 이득
출력 오프셋 전압
공통 모드 제거 비율
슬 루율

이 섹션에서는 이러한 특성을 아래에 자세히 설명합니다.

개방 루프 전압 이득

연산 증폭기의 개방 루프 전압 이득은 피드백 경로가없는 차동 이득입니다.

수학적으로 연산 증폭기의 개방 루프 전압 이득은 다음과 같이 표현됩니다.

$$ A_ {v} = \ frac {v_0} {v_1-v_2} $$

출력 오프셋 전압

차동 입력 전압이 0 일 때 연산 증폭기의 출력에 존재하는 전압을 다음과 같이 호출합니다. output offset voltage.

공통 모드 제거 비율

공통 모드 제거 비율 (CMRR)의 연산 증폭기는 폐쇄 루프 차동 이득 $ A_ {d} $와 공통 모드 이득 $ A_ {c} $의 비율로 정의됩니다.

수학적으로 CMRR은 다음과 같이 나타낼 수 있습니다.

$$ CMRR = \ frac {A_ {d}} {A_ {c}} $$

연산 증폭기의 공통 모드 이득 $ A_ {c} $는 공통 모드 출력 전압과 공통 모드 입력 전압의 비율입니다.

슬 루율

연산 증폭기의 슬 루율은 스텝 입력 전압으로 인한 출력 전압의 최대 변화율로 정의됩니다.

수학적으로 슬 루율 (SR)은 다음과 같이 나타낼 수 있습니다.

$$ SR = 최대 \ : of \ : \ frac {\ text {d} V_ {0}} {\ text {d} t} $$

여기서 $ V_ {0} $는 출력 전압입니다. 일반적으로 슬 루율은 $ V / \ mu \ : Sec $ 또는 $ V / m \ : Sec $로 측정됩니다.

연산 증폭기의 유형

연산 증폭기는 입력 2 개와 출력 1 개가있는 삼각형 기호로 표시됩니다.

연산 증폭기에는 두 가지 유형이 있습니다. Ideal Op-Amp 과 Practical Op-Amp.

아래에 주어진대로 자세히 설명합니다.

이상적인 연산 증폭기

이상적인 연산 증폭기는 이론적으로 만 존재하며 실제로는 존재하지 않습니다. 그만큼equivalent circuit 이상적인 연산 증폭기는 아래 그림에 나와 있습니다.

안 ideal op-amp 다음과 같은 특성을 나타냅니다-

입력 임피던스 $ Z_ {i} = \ infty \ Omega $
출력 임피던스 $ Z_ {0} = 0 \ Omega $
개방 루프 전압 이득 $ A_ {v} = \ infty $
(차동) 입력 전압 $ V_ {i} = 0V $이면 출력 전압은 $ V_ {0} = 0V $가됩니다.
대역폭은 infinity. 즉, 이상적인 연산 증폭기는 감쇠없이 모든 주파수의 신호를 증폭합니다.
공통 모드 제거 비율 (CMRR) 이다 infinity.
슬 루율 (SR) 이다 infinity. 즉, 이상적인 연산 증폭기는 입력 단계 전압에 대한 응답으로 즉시 출력의 변화를 생성합니다.