Mạch kỹ thuật số - Chốt

Có hai loại phần tử bộ nhớ dựa trên loại kích hoạt phù hợp để vận hành nó.

Latches
Flip-flops

Chốt hoạt động với tín hiệu cho phép, đó là level sensitive. Trong khi đó, dép xỏ ngón rất nhạy cảm. Chúng ta sẽ thảo luận về flip-flops trong chương sau. Bây giờ, chúng ta hãy thảo luận về SR Latch & D Latch từng cái một.

Chốt SR

SR Latch còn được gọi là Set Reset Latch. Chốt này ảnh hưởng đến kết quả đầu ra miễn là kích hoạt, E được duy trì ở '1'. Cáccircuit diagram của SR Latch được hiển thị trong hình sau.

Mạch này có hai đầu vào S & R và hai đầu ra Q (t) & Q (t) '. Cácupper NOR gate có hai đầu vào R & phần bổ sung của trạng thái hiện tại, Q (t) 'và tạo ra trạng thái tiếp theo, Q (t + 1) khi kích hoạt, E là' 1 '.

Tương tự, lower NOR gate có hai đầu vào S & trạng thái hiện tại, Q (t) và tạo ra phần bù của trạng thái tiếp theo, Q (t + 1) 'khi kích hoạt, E là' 1 '.

Chúng tôi biết rằng một 2-input NOR gatetạo ra một đầu ra, là phần bổ sung của một đầu vào khác khi một trong những đầu vào là '0'. Tương tự, nó tạo ra đầu ra '0', khi một trong các đầu vào là '1'.

Nếu S = 1, thì trạng thái tiếp theo Q (t + 1) sẽ bằng '1' bất kể trạng thái hiện tại, giá trị Q (t).
Nếu R = 1, thì trạng thái tiếp theo Q (t + 1) sẽ bằng '0' bất kể trạng thái hiện tại, giá trị Q (t).

Tại bất kỳ thời điểm nào, chỉ trong hai đầu vào đó phải là '1'. Nếu cả hai đầu vào là '1', thì giá trị trạng thái tiếp theo Q (t + 1) là không xác định.

Bảng sau đây cho thấy state table của chốt SR.

S	R	Q (t + 1)
0	0	Q (t)
0	1	0
1	0	1
1	1	-

Do đó, SR Latch thực hiện ba loại chức năng như Hold, Set & Reset dựa trên các điều kiện đầu vào.

D Chốt

Có một nhược điểm của SR Latch. Đó là giá trị trạng thái tiếp theo không thể được dự đoán khi cả hai đầu vào S & R là một. Vì vậy, chúng ta có thể vượt qua khó khăn này bằng D Latch. Nó còn được gọi là Data Latch. Cáccircuit diagram của D Latch được hiển thị trong hình sau.

Mạch này có một đầu vào D và hai đầu ra Q (t) & Q (t) '. D Latch nhận được từ SR Latch bằng cách đặt một biến tần giữa đầu vào S amp; & R và kết nối đầu vào D với S. Điều đó có nghĩa là chúng tôi đã loại bỏ các kết hợp của S & R có cùng giá trị.

Nếu D = 0 → S = 0 & R = 1, thì trạng thái tiếp theo Q (t + 1) sẽ bằng '0' bất kể trạng thái hiện tại, giá trị Q (t). Điều này tương ứng với hàng thứ hai của bảng trạng thái SR Latch.
Nếu D = 1 → S = 1 & R = 0, thì trạng thái tiếp theo Q (t + 1) sẽ bằng '1' bất kể trạng thái hiện tại, giá trị Q (t). Điều này tương ứng với hàng thứ ba của bảng trạng thái SR Latch.

Bảng sau đây cho thấy state table của chốt D.

D	Q (t + 1)
0	0
1	1

Do đó, D Latch Giữ thông tin có sẵn trên đầu vào dữ liệu, D. Điều đó có nghĩa là đầu ra của D Latch nhạy cảm với những thay đổi trong đầu vào, D miễn là kích hoạt ở mức Cao.

Trong chương này, chúng tôi đã triển khai các Latch khác nhau bằng cách cung cấp khớp nối chéo giữa các cổng NOR. Tương tự, bạn có thể triển khai các Latch này bằng cổng NAND.