555 Timer
Plik 555 TimerIC ma swoją nazwę od trzech rezystorów 5K \ Omega $, które są używane w jego sieci dzielnika napięcia. Ten układ scalony jest przydatny do generowania dokładnych opóźnień czasowych i oscylacji. W tym rozdziale szczegółowo opisano programator 555 Timer.
Schemat pinów i schemat funkcjonalny
W tej sekcji najpierw omówimy schemat pinów układu scalonego 555 Timer, a następnie jego schemat funkcjonalny.
Schemat pinów
Układ scalony timera 555 to 8-pinowy mini pakiet Dual-Inline (DIP). Plikpin diagram układu scalonego timera 555 pokazano na poniższym rysunku -
Z powyższego schematu wynika, że znaczenie każdego kołka jest oczywiste. Ten układ scalony timera 555 może być obsługiwany przy zasilaniu prądem stałym od + 5 V do + 18 V. Przydaje się głównie do generowanianon-sinusoidal kształty fal, takie jak kwadrat, rampa, puls itp
Schemat funkcjonalny
Graficzna reprezentacja przedstawiająca wewnętrzne szczegóły timera 555 jest nazywana schematem funkcjonalnym.
Plik functional diagram układu scalonego timera 555 pokazano na poniższym rysunku -
Zwróć uwagę, że schemat funkcjonalny timera 555 zawiera dzielnik napięcia, dwa komparatory, jeden przerzutnik SR, dwa tranzystory i falownik. W tej sekcji szczegółowo omówiono przeznaczenie każdego bloku lub komponentu -
Sieć dzielnika napięcia
Sieć dzielnika napięcia składa się z trzech rezystorów $ 5K \ Omega $, które są połączone szeregowo między napięciem zasilania $ V_ {cc} $ a masą.
Ta sieć zapewnia napięcie $ \ frac {V_ {cc}} {3} $ między punktem a masą, jeśli istnieje tylko jeden rezystor $ 5K \ Omega $. Podobnie zapewnia napięcie $ \ frac {2V_ {cc}} {3} $ między punktem a masą, jeśli istnieją tylko dwa rezystory $ 5K \ Omega $.
Komparator
Schemat funkcjonalny układu scalonego timera 555 składa się z dwóch komparatorów: górnego komparatora (UC) i dolnego komparatora (LC).
Przypomnij sobie, że a comparator porównuje dwa dane wejściowe, które są do niego stosowane, i generuje wynik.
Jeśli napięcie obecne na nieodwracającym zacisku wzmacniacza operacyjnego jest większe niż napięcie obecne na jego zacisku odwracającym, to na wyjściu komparatora będzie $ + V_ {sat} $. Można to uznać zaLogic High („1”) w postaci cyfrowej.
Jeśli napięcie obecne na nieodwracającym zacisku wzmacniacza operacyjnego jest mniejsze lub równe napięciu na jego zacisku odwracającym, to na wyjściu komparatora będzie $ -V_ {sat} $. Można to uznać zaLogic Low („0”) w postaci cyfrowej.
SR Flip-Flop
Przypomnij sobie, że a SR flip-flopdziała z dodatnimi lub ujemnymi przejściami zegara. Posiada dwa wejścia: S i R oraz dwa wyjścia: Q (t) i Q (t) '. Wyjścia Q (t) i Q (t) 'uzupełniają się wzajemnie.
W poniższej tabeli przedstawiono state table przerzutnika SR
| S | R | Q (t + 1) |
|---|---|---|
| 0 | 0 | Q (t) |
| 0 | 1 | 0 |
| 1 | 0 | 1 |
| 1 | 1 | - |
Tutaj Q (t) i Q (t + 1) są odpowiednio stanem obecnym i następnym. Tak więc przerzutnik SR może być używany do jednej z tych trzech funkcji, takich jak Hold, Reset & Set w oparciu o warunki wejściowe, gdy stosowane jest dodatnie (ujemne) przejście sygnału zegarowego.
Wyjścia dolnego komparatora (LC) i górnego komparatora (UC) są stosowane jako inputs of SR flip-flop jak pokazano na schemacie funkcjonalnym układu scalonego 555 Timer.
Tranzystory i falownik
Schemat funkcjonalny układu scalonego timera 555 składa się z jednego tranzystora npn $ Q_ {1} $ i jednego tranzystora pnp $ Q_ {2} $. Tranzystor npn $ Q_ {1} $ zostanie włączony, jeśli jego napięcie między bazą a nadajnikiem jest dodatnie i większe niż napięcie włączenia. W przeciwnym razie zostanie WYŁĄCZONY.
Tranzystor pnp $ Q_ {2} $ jest używany jako buffer w celu odizolowania wejścia resetującego od przerzutnika SR i tranzystora npn $ Q_ {1} $.
Plik inverter zastosowany w schemacie funkcjonalnym układu scalonego 555 Timer nie tylko wykonuje działanie odwracające, ale także wzmacnia poziom mocy.
Układ scalony timera 555 może być używany w trybie monostabilnym w celu wytworzenia impulsu na wyjściu. Podobnie, może być używany w stabilnym działaniu w celu wytworzenia fali prostokątnej na wyjściu.