Sequenzielle Schaltungen

Die Kombinationsschaltung verwendet keinen Speicher. Daher hat der vorherige Eingangszustand keine Auswirkung auf den gegenwärtigen Zustand der Schaltung. Die sequentielle Schaltung verfügt jedoch über einen Speicher, sodass die Ausgabe je nach Eingabe variieren kann. Diese Art von Schaltungen verwendet vorherigen Eingang, Ausgang, Takt und ein Speicherelement.

Blockdiagramm

Flip Flops

Das Flip-Flop ist eine sequentielle Schaltung, die im Allgemeinen ihre Eingänge abtastet und ihre Ausgänge nur zu bestimmten Zeitpunkten und nicht kontinuierlich ändert. Flip Flop wird als flankenempfindlich oder flankengetriggert bezeichnet und nicht wie Latches pegelgetriggert.

SR Flip Flop

Es handelt sich im Grunde genommen um einen SR-Latch unter Verwendung von NAND-Gattern mit einem zusätzlichen enableEingang. Es wird auch als pegelgetriggertes SR-FF bezeichnet. Hierzu findet die Schaltung im Ausgang genau dann statt, wenn der Freigabeeingang (E) aktiviert wird. Kurz gesagt, diese Schaltung arbeitet als SR-Latch, wenn E = 1 ist, aber es gibt keine Änderung im Ausgang, wenn E = 0 ist.

Blockdiagramm

Schaltplan

Wahrheitstabelle

Operation

SN	Bedingung	Operation
1	S = R = 0 : No change	Wenn S = R = 0 ist, wird der Ausgang der NAND-Gatter 3 und 4 gezwungen, 1 zu werden. Daher sind R 'und S' beide gleich 1. Da S 'und R' der Eingang des grundlegenden SR-Latches unter Verwendung von NAND-Gattern sind, ändert sich der Zustand der Ausgänge nicht.
2	S = 0, R = 1, E = 1	Da S = 0 ist, ist die Ausgabe von NAND-3, dh R '= 1 und E = 1, die Ausgabe von NAND-4, dh S' = 0. Daher ist Q _{n + 1} = 0 und Q _{n + 1} bar = 1. Dies ist eine Rücksetzbedingung.
3	S = 1, R = 0, E = 1	Ausgabe von NAND-3 dh R '= 0 und Ausgabe von NAND-4 dh S' = 1. Daher ist die Ausgabe des SR NAND-Latch Q _{n + 1} = 1 und Q _{n + 1} bar = 0. Dies ist die Rücksetzbedingung.
4	S = 1, R = 1, E = 1	Da S = 1, R = 1 und E = 1 ist, ist der Ausgang der NAND-Gatter 3 und 4 beide 0, dh S '= R' = 0. Daher die Race Bedingung tritt in der Basis-NAND-Verriegelung auf.

Master Slave JK Flip Flop

Der Master-Slave JK FF ist eine Kaskade von zwei SR FF mit Rückkopplung vom Ausgang des zweiten zum Eingang des ersten. Master ist ein positiver Level ausgelöst. Aufgrund des Vorhandenseins des Wechselrichters in der Taktleitung reagiert der Slave jedoch auf den negativen Pegel. Wenn also die Uhr = 1 (positiver Pegel) ist, ist der Master aktiv und der Slave inaktiv. Wenn bei clock = 0 (niedriger Pegel) der Slave aktiv und der Master inaktiv ist.

Schaltplan

Wahrheitstabelle

Operation

SN	Bedingung	Operation
1	J = K = 0 (No change)	Wenn clock = 0 ist, wird der Slave aktiv und der Master ist inaktiv. Da sich die S- und R-Eingänge jedoch nicht geändert haben, bleiben auch die Slave-Ausgänge unverändert. Daher ändern sich die Ausgänge nicht, wenn J = K = 0 ist.
2	J = 0 and K = 1 (Reset)	Clock = 1 - Master aktiv, Slave inaktiv. Daher werden die Ausgänge des Masters zu Q ₁ = 0 und Q ₁ bar = 1. Das bedeutet S = 0 und R = 1. Clock = 0 - Slave aktiv, Master inaktiv. Daher werden die Ausgänge des Slaves zu Q = 0 und Q bar = 1. Wieder Uhr = 1 - Master aktiv, Slave inaktiv. Selbst wenn die geänderten Ausgänge Q = 0 und Q bar = 1 an den Master zurückgemeldet werden, ist sein Ausgang daher Q1 = 0 und Q1 bar = 1. Das bedeutet S = 0 und R = 1. Wenn also Takt = 0 und Slave aktiv werden, bleiben die Ausgänge des Slaves Q = 0 und Q bar = 1. Somit erhalten wir einen stabilen Ausgang vom Master-Slave.
3	J = 1 and K = 0 (Set)	Clock = 1 - Master aktiv, Slave inaktiv. Daher werden die Ausgänge des Masters zu Q ₁ = 1 und Q ₁ bar = 0. Das bedeutet S = 1 und R = 0. Clock = 0 - Slave aktiv, Master inaktiv. Daher werden die Ausgänge des Slaves zu Q = 1 und Q bar = 0. Wieder Takt = 1 - dann kann gezeigt werden, dass die Ausgänge des Slaves auf Q = 1 und Q bar = 0 stabilisiert sind.
4	J = K = 1 (Toggle)	Clock = 1 - Master aktiv, Slave inaktiv. Die Ausgänge des Masters werden umgeschaltet. Also werden auch S und R invertiert. Clock = 0 - Slave aktiv, Master inaktiv. Die Ausgänge des Slaves werden umgeschaltet. Diese geänderten Ausgaben werden an die Master-Eingänge zurückgegeben. Da jedoch clock = 0 ist, ist der Master immer noch inaktiv. Es reagiert also nicht auf diese geänderten Ausgaben. Dies vermeidet das mehrfache Umschalten, das zum Umlaufzustand führt. Das Master-Slave-Flip-Flop vermeidet den Race-Around-Zustand.

Verzögerung Flip Flop / D Flip Flop

Delay Flip Flop oder D Flip Flop ist das einfache Gate-SR-Latch mit einem NAND-Wechselrichter, der zwischen S- und R-Eingängen angeschlossen ist. Es hat nur einen Eingang. Die Eingabedaten erscheinen nach einiger Zeit am Ausgang. Aufgrund dieser Datenverzögerung zwischen i / p und o / p wird es als Delay-Flip-Flop bezeichnet. S und R ergänzen sich aufgrund des NAND-Wechselrichters. Daher ist S = R = 0 oder S = R = 1, diese Eingabebedingung wird niemals auftreten. Dieses Problem wird durch die Bedingungen SR = 00 und SR = 1 vermieden.

Blockdiagramm

Schaltplan

Wahrheitstabelle

Operation

SN	Bedingung	Operation
1	E = 0	Die Verriegelung ist deaktiviert. Daher keine Änderung der Ausgabe.
2	E = 1 and D = 0	Wenn E = 1 und D = 0, dann ist S = 0 und R = 1. Daher ist der nächste Zustand unabhängig vom gegenwärtigen Zustand Q _{n + 1} = 0 und Q _{n + 1} bar = 1. Dies ist die Rücksetzbedingung.
3	E = 1 and D = 1	Wenn E = 1 und D = 1, dann ist S = 1 und R = 0. Dies setzt den Latch und Q _{n + 1} = 1 und Q _{n + 1} bar = 0, unabhängig vom gegenwärtigen Zustand.

Flip Flop / T Flip Flop umschalten

Das Toggle-Flip-Flop ist im Grunde ein JK-Flip-Flop mit permanent miteinander verbundenen J- und K-Anschlüssen. Es hat nur Eingaben mit der BezeichnungTwie im Symboldiagramm gezeigt. Das Symbol für ein durch eine positive Flanke ausgelöstes T-Flip-Flop ist im Blockdiagramm dargestellt.

Symboldiagramm

Blockdiagramm

Wahrheitstabelle

Operation

SN	Bedingung	Operation
1	T = 0, J = K = 0	Der Ausgangs-Q- und Q-Balken ändert sich nicht
2	T = 1, J = K = 1	Der Ausgang schaltet entsprechend jeder Vorderflanke des Taktsignals um.