順序回路

組み合わせ回路はメモリを使用しません。したがって、以前の入力状態は回路の現在の状態に影響を与えません。ただし、順序回路にはメモリがあるため、出力は入力に基づいて変化する可能性があります。このタイプの回路は、以前の入力、出力、クロック、およびメモリ要素を使用します。

ブロック図

フリップ・フロップ

フリップフロップは、一般に入力をサンプリングし、特定の瞬間にのみ出力を変更し、連続的に変更しない順序回路です。フリップフロップは、ラッチのようにレベルトリガーされるのではなく、エッジセンシティブまたはエッジトリガーと呼ばれます。

SRフリップフロップ

基本的にはNANDゲートを使用したSRラッチです。 enable入力。レベルトリガーSR-FFとも呼ばれます。このため、イネーブル入力(E)がアクティブになった場合にのみ、出力の回路が発生します。つまり、この回路はE = 1の場合はSRラッチとして動作しますが、E = 0の場合は出力に変化はありません。

ブロック図

回路図

真理値表

操作

SN 状態 操作
1 S = R = 0 : No change

S = R = 0の場合、NANDゲート3および4の出力は強制的に1になります。

したがって、R 'とS'はどちらも1に等しくなります。S 'とR'はNANDゲートを使用する基本的なSRラッチの入力であるため、出力の状態に変化はありません。

2 S = 0, R = 1, E = 1

S = 0であるため、NAND-3の出力(R '= 1)およびE = 1(NAND-4の出力)(S' = 0)。

したがって、Q n + 1 = 0およびQn + 1 bar = 1です。これはリセット条件です。

3 S = 1, R = 0, E = 1

NAND-3の出力(R '= 0)およびNAND-4の出力(S' = 1)。

したがって、SRNANDラッチの出力はQn + 1 = 1およびQn + 1 bar = 0です。これがリセット条件です。

4 S = 1, R = 1, E = 1

S = 1、R = 1およびE = 1であるため、NANDゲート3および4の出力は両方とも0、つまりS '= R' = 0です。

従って Race 基本的なNANDラッチで状態が発生します。

マスタースレーブJKフリップフロップ

マスタースレーブJKFFは、2番目の出力から1番目の入力へのフィードバックを備えた2つのSRFFのカスケードです。マスターはポジティブレベルでトリガーされます。ただし、クロックラインにインバータが存在するため、スレーブは負のレベルに応答します。したがって、クロック= 1(正のレベル)の場合、マスターはアクティブで、スレーブは非アクティブです。一方、クロック= 0(低レベル)の場合、スレーブはアクティブで、マスターは非アクティブです。

回路図

真理値表

操作

SN 状態 操作
1 J = K = 0 (No change)

clock = 0の場合、スレーブはアクティブになり、マスターは非アクティブになります。ただし、S入力とR入力は変更されていないため、スレーブ出力も変更されません。したがって、J = K = 0の場合、出力は変化しません。

2 J = 0 and K = 1 (Reset)

Clock = 1-マスターがアクティブ、スレーブが非アクティブ。したがって、Qなるマスターの出力1 = 0及びQ 1 = 1バール手段S = 0、R = 1となります。

Clock = 0 −スレーブはアクティブ、マスターは非アクティブ。したがって、スレーブの出力はQ = 0およびQbar = 1になります。

ここでも、クロック= 1-マスターがアクティブ、スレーブが非アクティブです。したがって、変更された出力Q = 0およびQbar = 1がマスターにフィードバックされた場合でも、その出力はQ1 = 0およびQ1bar = 1になります。つまり、S = 0およびR = 1になります。

したがって、クロック= 0でスレーブがアクティブになると、スレーブの出力はQ = 0およびQbar = 1のままになります。したがって、マスタースレーブから安定した出力が得られます。

3 J = 1 and K = 0 (Set)

Clock = 1-マスターがアクティブ、スレーブが非アクティブ。したがって、Qなるマスターの出力1 = 1、Q 1バール= 0であることを意味S = 1、R = 0。

Clock = 0 −スレーブはアクティブ、マスターは非アクティブ。したがって、スレーブの出力はQ = 1およびQbar = 0になります。

ここでも、clock = 1 −の場合、スレーブの出力がQ = 1およびQbar = 0に安定していることを示すことができます。

4 J = K = 1 (Toggle)

Clock = 1-マスターがアクティブ、スレーブが非アクティブ。マスターの出力が切り替わります。したがって、SとRも反転します。

Clock = 0 −スレーブはアクティブ、マスターは非アクティブ。スレーブの出力が切り替わります。

これらの変更された出力は、マスター入力に戻されます。ただし、clock = 0であるため、マスターはまだ非アクティブです。したがって、これらの変更された出力には応答しません。これにより、競合状態につながる複数の切り替えが回避されます。マスタースレーブフリップフロップは、競合状態を回避します。

ディレイフリップフロップ/ Dフリップフロップ

遅延フリップフロップまたはDフリップフロップは、S入力とR入力の間にNANDインバーターが接続された単純なゲートSRラッチです。入力は1つだけです。しばらくすると、入力データが出力に表示されます。i / pとo / pの間のこのデータ遅延のため、これは遅延フリップフロップと呼ばれます。NANDインバーターにより、SとRは互いに補数になります。したがって、S = R = 0またはS = R = 1であるため、これらの入力条件は表示されません。この問題は、SR = 00およびSR = 1の条件によって回避されます。

ブロック図

回路図

真理値表

操作

SN 状態 操作
1 E = 0

ラッチが無効になっています。したがって、出力に変化はありません。

2 E = 1 and D = 0

E = 1かつD = 0の場合、S = 0およびR = 1です。したがって、現在の状態に関係なく、次の状態はQ n + 1 = 0およびQn + 1 bar = 1です。これがリセット条件です。

3 E = 1 and D = 1

E = 1およびD = 1の場合、S = 1およびR = 0です。これにより、現在の状態に関係なく、ラッチとQ n + 1 = 1およびQn + 1 bar = 0が設定されます。

トグルフリップフロップ/ Tフリップフロップ

トグルフリップフロップは、基本的にJ端子とK端子が恒久的に接続されたJKフリップフロップです。で示される入力のみがありますTシンボル図に示すように。ポジティブエッジでトリガーされるTフリップフロップの記号をブロック図に示します。

シンボル図

ブロック図

真理値表

操作

SN 状態 操作
1 T = 0, J = K = 0 出力QおよびQバーは変更されません
2 T = 1, J = K = 1 出力は、クロック信号のすべてのリーディングエッジに対応して切り替わります。