Circuitos Digitais - Travas
Existem dois tipos de elementos de memória com base no tipo de acionamento adequado para operá-lo.
- Latches
- Flip-flops
As travas operam com sinal de habilitação, que é level sensitive. Enquanto os flip-flops são sensíveis às bordas. Discutiremos sobre flip-flops no próximo capítulo. Agora, vamos discutir sobre SR Latch & D Latch um por um.
Trava SR
SR Latch também é chamado de Set Reset Latch. Este latch afeta as saídas enquanto a habilitação E é mantida em '1'. ocircuit diagram de SR Latch é mostrado na figura a seguir.
Este circuito tem duas entradas S e R e duas saídas Q (t) e Q (t) '. oupper NOR gate tem duas entradas R & complemento do estado presente, Q (t) 'e produz o próximo estado, Q (t + 1) quando habilitado, E é' 1 '.
Da mesma forma, o lower NOR gate tem duas entradas S & estado presente, Q (t) e produz complemento do próximo estado, Q (t + 1) 'quando habilitado, E é' 1 '.
Nós sabemos que um 2-input NOR gateproduz uma saída, que é o complemento de outra entrada quando uma das entradas é '0'. Da mesma forma, ele produz uma saída '0', quando uma das entradas é '1'.
Se S = 1, então o próximo estado Q (t + 1) será igual a '1' independentemente do estado presente, valores de Q (t).
Se R = 1, então o próximo estado Q (t + 1) será igual a '0' independentemente do estado presente, valores de Q (t).
A qualquer momento, apenas uma dessas duas entradas deve ser '1'. Se ambas as entradas forem '1', então o próximo valor de estado Q (t + 1) é indefinido.
A tabela a seguir mostra o state table de trava SR.
S | R | Q (t + 1) |
---|---|---|
0 | 0 | Q (t) |
0 | 1 | 0 |
1 | 0 | 1 |
1 | 1 | - |
Portanto, SR Latch executa três tipos de funções, como Hold, Set & Reset com base nas condições de entrada.
Trava D
Existe uma desvantagem do SR Latch. Esse é o próximo valor de estado que não pode ser previsto quando ambas as entradas S e R são uma. Portanto, podemos superar essa dificuldade com o D Latch. Também é chamado de Data Latch. ocircuit diagram de D Latch é mostrado na figura a seguir.
Este circuito possui uma única entrada D e duas saídas Q (t) e Q (t) '. D Latch é obtido a partir de SR Latch colocando um inversor entre as entradas S&R e conectando a entrada D a S. Isso significa que eliminamos as combinações de S&R com o mesmo valor.
Se D = 0 → S = 0 & R = 1, então o próximo estado Q (t + 1) será igual a '0' independentemente do estado presente, valores de Q (t). Isso corresponde à segunda linha da tabela de estado SR Latch.
Se D = 1 → S = 1 & R = 0, então o próximo estado Q (t + 1) será igual a '1' independentemente do estado presente, valores de Q (t). Isso corresponde à terceira linha da tabela de estado SR Latch.
A tabela a seguir mostra o state table de D trava.
D | Q (t + 1) |
---|---|
0 | 0 |
1 | 1 |
Portanto, D Latch Retém as informações que estão disponíveis na entrada de dados, D. Isso significa que a saída de D Latch é sensível às mudanças na entrada, D, desde que a habilitação seja Alta.
Neste capítulo, implementamos várias travas, fornecendo o acoplamento cruzado entre as portas NOR. Da mesma forma, você pode implementar essas travas usando portas NAND.