Sıralı Devreler

Kombinasyonel devre herhangi bir hafıza kullanmaz. Dolayısıyla, önceki giriş durumunun devrenin mevcut durumu üzerinde herhangi bir etkisi yoktur. Ancak sıralı devrede bellek vardır, bu nedenle çıktı girişe göre değişebilir. Bu tür devreler önceki girişi, çıkışı, saati ve bir bellek elemanını kullanır.

Blok diyagramı

Takla

Flip flop, genellikle girdilerini örnekleyen ve çıktılarını sürekli olarak değil yalnızca belirli anlarda değiştiren sıralı bir devredir. Flip flop'un, mandallar gibi seviye tetiklenmesinden ziyade kenara duyarlı olduğu veya kenardan tetiklendiği söylenir.

SR Flip Flop

Temelde ek bir NAND geçitlerini kullanan SR mandalıdır. enablegiriş. Aynı zamanda seviye tetiklemeli SR-FF olarak da adlandırılır. Bunun için, çıkıştaki devre ancak ve ancak etkinleştirme girişi (E) aktif hale getirilirse gerçekleşecektir. Kısacası, bu devre E = 1 ise bir SR mandalı olarak çalışacaktır, ancak E = 0 ise çıkışta değişiklik olmayacaktır.

Blok Şeması

Devre şeması

Doğruluk tablosu

Operasyon

SN	Durum	Operasyon
1	S = R = 0 : No change	S = R = 0 ise, NAND kapıları 3 ve 4'ün çıkışı 1 olmaya zorlanır. Dolayısıyla, R 've S' nin her ikisi de 1'e eşit olacaktır. S 've R', NAND geçitlerini kullanan temel SR mandalının girişi olduğundan, çıkışların durumunda hiçbir değişiklik olmayacaktır.
2	S = 0, R = 1, E = 1	S = 0 olduğundan, NAND-3'ün çıkışı, yani R '= 1 ve E = 1, NAND-4'ün çıkışı yani S' = 0'dır. Dolayısıyla Q _{n + 1} = 0 ve Q _{n + 1} bar = 1. Bu sıfırlama koşuludur.
3	S = 1, R = 0, E = 1	NAND-3'ün çıkışı yani R '= 0 ve NAND-4'ün çıkışı yani S' = 1. Dolayısıyla, SR NAND mandalının çıkışı Q _{n + 1} = 1 ve Q _{n + 1} bar = 0'dır. Bu, sıfırlama koşuludur.
4	S = 1, R = 1, E = 1	S = 1, R = 1 ve E = 1 olarak, NAND geçitleri 3 ve 4'ün her ikisi de 0'dır, yani S '= R' = 0. Dolayısıyla Race durum temel NAND mandalında ortaya çıkacaktır.

Master Slave JK Flip Flop

Ana bağımlı JK FF, ikinci çıkıştan ilk girişe kadar geri beslemeli iki SR FF'nin bir kademesidir. Master, tetiklenen pozitif bir seviyedir. Ancak inverterin saat hattındaki varlığı nedeniyle, slave negatif seviyeye cevap verecektir. Bu nedenle saat = 1 (pozitif seviye) olduğunda, master aktiftir ve slave pasiftir. Oysa saat = 0 (düşük seviye) olduğunda, bağımlı aktiftir ve master devre dışıdır.

Devre şeması

Doğruluk tablosu

Operasyon

SN	Durum	Operasyon
1	J = K = 0 (No change)	Saat = 0 olduğunda, bağımlı aktif hale gelir ve master devre dışı kalır. Ancak S ve R girişleri değişmediğinden, bağımlı çıkışlar da değişmeden kalacaktır. Bu nedenle, J = K = 0 ise çıkışlar değişmeyecektir.
2	J = 0 and K = 1 (Reset)	Saat = 1 - Ana etkin, bağımlı devre dışı. Bu nedenle, ana birimin çıkışları Q ₁ = 0 ve Q ₁ bar = 1 olur. Bu, S = 0 ve R = 1 anlamına gelir. Saat = 0 - Bağımlı aktif, ana devre dışı. Bu nedenle slave'in çıkışları Q = 0 ve Q bar = 1 olur. Tekrar saat = 1 - Ana etkin, bağımlı devre dışı. Bu nedenle, değiştirilen Q = 0 ve Q bar = 1 çıkışları ana bilgisayara geri beslendiğinde bile, çıkışı Q1 = 0 ve Q1 bar = 1 olacaktır. Bu, S = 0 ve R = 1 anlamına gelir. Dolayısıyla, saat = 0 ve slave aktif hale geldiğinde, slave'in çıkışları Q = 0 ve Q bar = 1 olarak kalacaktır. Böylece Master slave'den kararlı bir çıkış elde ederiz.
3	J = 1 and K = 0 (Set)	Saat = 1 - Ana etkin, bağımlı devre dışı. Bu nedenle, ana birimin çıkışları Q ₁ = 1 ve Q ₁ bar = 0 olur. Bu, S = 1 ve R = 0 anlamına gelir. Saat = 0 - Bağımlı aktif, ana devre dışı. Bu nedenle slave'in çıkışları Q = 1 ve Q bar = 0 olur. Yine saat = 1 - o zaman slave'in çıkışlarının Q = 1 ve Q bar = 0 olarak stabilize edildiği gösterilebilir.
4	J = K = 1 (Toggle)	Saat = 1 - Ana etkin, bağımlı devre dışı. Master'ın çıktıları değişecek. Yani S ve R de tersine çevrilecek. Saat = 0 - Bağımlı aktif, ana devre dışı. Slave'in çıktıları değişecektir. Bu değiştirilen çıktılar ana girişlere geri döndürülür. Ancak saat = 0 olduğundan, ana birim hala etkin değildir. Dolayısıyla bu değişen çıktılara cevap vermez. Bu, durum etrafında yarışa yol açan çoklu geçişi önler. Master slave flip flop, koşulların etrafındaki yarıştan kaçınacaktır.

Gecikmeli Flip Flop / D Flip Flop

Gecikmeli Flip Flop veya D Flip Flop, S ve R girişleri arasına bağlı bir NAND invertörlü basit geçitli SR mandaldır. Yalnızca bir girişi vardır. Giriş verileri, bir süre sonra çıktıda görünüyor. İ / p ve o / p arasındaki bu veri gecikmesi nedeniyle, buna gecikmeli flip flop denir. S ve R, NAND invertör nedeniyle birbirinin tamamlayıcısı olacaktır. Dolayısıyla S = R = 0 veya S = R = 1, bu giriş koşulları asla görünmeyecektir. Bu problem SR = 00 ve SR = 1 koşulları ile önlenir.

Blok Şeması

Devre şeması

Doğruluk tablosu

Operasyon

SN	Durum	Operasyon
1	E = 0	Mandal devre dışı bırakıldı. Dolayısıyla çıktıda değişiklik yok.
2	E = 1 and D = 0	E = 1 ve D = 0 ise, S = 0 ve R = 1'dir. Dolayısıyla, mevcut durumdan bağımsız olarak, sonraki durum Q _{n + 1} = 0 ve Q _{n + 1} bar = 1'dir. Bu, sıfırlama koşuludur.
3	E = 1 and D = 1	E = 1 ve D = 1 ise, o zaman S = 1 ve R = 0. Bu , mevcut durumdan bağımsız olarak mandalı ve Q _{n + 1} = 1 ve Q _{n + 1} bar = 0'ı ayarlayacaktır .

Flip Flop / T Flip Flop'u aç / kapat

Geçişli flip flop, temelde J ve K terminallerinin kalıcı olarak birbirine bağlı olduğu bir JK flip flop'tur. Yalnızca şu şekilde gösterilen girdiye sahiptir:TSembol Diyagramında gösterildiği gibi. Pozitif kenarla tetiklenen T flip flop için sembol Blok Diyagramda gösterilmiştir.

Sembol Diyagramı

Blok Şeması

Doğruluk tablosu

Operasyon

SN	Durum	Operasyon
1	T = 0, J = K = 0	Çıktı Q ve Q çubuğu değişmeyecek
2	T = 1, J = K = 1	Çıkış, saat sinyalinin her ön kenarına karşılık gelecek şekilde değişir.