Sirkuit Kombinasional Digital
Combinational circuitsterdiri dari gerbang logika. Sirkuit ini beroperasi dengan nilai biner. Output dari rangkaian kombinasional tergantung pada kombinasi input yang ada. Gambar berikut menunjukkanblock diagram dari sirkuit kombinasional.
Rangkaian kombinasional ini memiliki variabel masukan 'n' dan keluaran 'm'. Setiap kombinasi variabel masukan akan mempengaruhi keluaran.
Prosedur desain sirkuit kombinasional
Temukan jumlah variabel input dan output yang diperlukan dari spesifikasi yang diberikan.
Merumuskan Truth table. Jika ada variabel input 'n', maka akan ada 2n kemungkinan kombinasi. Untuk setiap kombinasi masukan, temukan nilai keluaran.
Temukan Boolean expressionsuntuk setiap keluaran. Jika perlu, sederhanakan ekspresi tersebut.
Implementasikan ekspresi Boolean di atas yang sesuai dengan setiap output dengan menggunakan Logic gates.
Pengonversi Kode
Kami telah membahas berbagai kode dalam bab bernama kode. Pengonversi, yang mengubah satu kode ke kode lain disebut sebagaicode converters. Pengonversi kode ini pada dasarnya terdiri dari gerbang Logika.
Contoh
Kode biner ke pengonversi kode Gray
Mari kita menerapkan konverter, yang mengubah kode biner 4-bit WXYZ menjadi kode abu-abu yang setara ABCD.
Tabel berikut menunjukkan Truth table dari kode biner 4-bit ke konverter kode Gray.
| Kode biner WXYZ | Kode abu-abu WXYZ ABCD |
|---|---|
| 0000 | 0000 |
| 0001 | 0001 |
| 0010 | 0011 |
| 0011 | 0010 |
| 01.00 | 0110 |
| 0101 | 0111 |
| 0110 | 0101 |
| 0111 | 01.00 |
| 1000 | 1100 |
| 1001 | 1101 |
| 1010 | 1111 |
| 1011 | 1110 |
| 1100 | 1010 |
| 1101 | 1011 |
| 1110 | 1001 |
| 1111 | 1000 |
Dari tabel Truth, kita bisa menulis Boolean functions untuk setiap bit keluaran kode Gray seperti di bawah ini.
$$ A = \ jumlah m \ kiri (8,9,10,11,12,13,14,15 \ kanan) $$
$$ B = \ jumlah m \ kiri (4,5,6,7,8,9,10,11 \ kanan) $$
$$ C = \ jumlah m \ kiri (2,3,4,5,10,11,12,13 \ kanan) $$
$$ D = \ jumlah m \ kiri (1,2,5,6,9,10,13,14 \ kanan) $$
Mari kita sederhanakan fungsi di atas menggunakan 4 variabel K-Maps.
Gambar berikut menunjukkan 4 variable K-Map untuk menyederhanakan Boolean function, A.
Dengan mengelompokkan 8 yang berdekatan, kita mendapatkan $ A = W $.
Gambar berikut menunjukkan 4 variable K-Map untuk menyederhanakan Boolean function, B.
Ada dua kelompok dari 4 yang berdekatan. Setelah dikelompokkan, kita akan mendapatkan B as
$$ B = {W} 'X + W {X}' = W \ oplus X $$
Demikian pula, kita akan mendapatkan fungsi Boolean berikut untuk C & D setelah menyederhanakannya.
$$ C = {X} 'Y + X {Y}' = X \ oplus Y $$
$$ D = {Y} 'Z + Y {Z}' = Y \ oplus Z $$
Gambar berikut menunjukkan circuit diagram dari kode biner 4-bit ke konverter kode Gray.
Karena output hanya bergantung pada input yang ada, konverter kode Biner 4-bit ke kode abu-abu ini adalah rangkaian kombinasional. Demikian pula, Anda dapat menerapkan pengonversi kode lainnya.
Generator Bit Paritas
Ada dua jenis generator bit paritas berdasarkan jenis bit paritas yang dihasilkan. Even parity generatormenghasilkan bit paritas yang merata. Demikian pula,odd parity generator menghasilkan bit paritas ganjil.
Bahkan Parity Generator
Sekarang, mari kita implementasikan generator paritas genap untuk input biner 3-bit, WXY. Ini menghasilkan bit paritas genap, P. Jika ada bilangan ganjil yang ada dalam input, maka bit paritas genap, P harus '1' sehingga kata yang dihasilkan berisi bilangan genap dari satu. Untuk kombinasi input lainnya, bit paritas genap, P harus '0'. Tabel berikut menunjukkanTruth table generator paritas genap.
| Input Biner WXY | Bahkan Paritas sedikit P |
|---|---|
| 000 | 0 |
| 001 | 1 |
| 010 | 1 |
| 011 | 0 |
| 100 | 1 |
| 101 | 0 |
| 110 | 0 |
| 111 | 1 |
Dari tabel Kebenaran di atas, kita dapat menulis Boolean function bahkan untuk paritas bit sebagai
$$ P = {W} '{X}' Y + {W} 'X {Y}' + W {X} '{Y}' + WXY $$
$ \ Rightarrow P = {W} '\ kiri ({X}' Y + X {Y} '\ kanan) + W \ kiri ({X}' {Y} '+ XY \ kanan) $
$ \ Rightarrow P = {W} '\ kiri (X \ oplus Y \ kanan) + W {\ kiri (X \ oplus Y \ kanan)}' = W \ oplus X \ oplus Y $
Gambar berikut menunjukkan circuit diagram generator paritas genap.
Sirkuit ini terdiri dari dua Exclusive-OR gatesmemiliki dua masukan masing-masing. Gerbang ExclusiveOR pertama memiliki dua masukan W & X dan menghasilkan keluaran W ⊕ X. Keluaran ini diberikan sebagai salah satu masukan dari gerbang Exclusive-OR kedua. Input lain dari gerbang Exclusive-OR kedua ini adalah Y dan menghasilkan output W ⊕ X ⊕ Y.
Generator Paritas Ganjil
Jika bilangan genap yang ada di input, maka bit paritas ganjil, P harus '1' sehingga kata yang dihasilkan mengandung bilangan ganjil dari satu. Untuk kombinasi masukan lainnya, bit paritas ganjil, P harus '0'.
Ikuti prosedur yang sama dari generator paritas genap untuk mengimplementasikan generator paritas ganjil. Itucircuit diagram generator paritas ganjil ditunjukkan pada gambar berikut.
Diagram rangkaian di atas terdiri dari gerbang Ex-OR di level pertama dan gerbang Ex-NOR di level kedua. Karena paritas ganjil berlawanan dengan paritas genap, kita dapat menempatkan inverter pada keluaran generator paritas genap. Dalam hal ini, level pertama dan kedua berisi gerbang ExOR di setiap level dan level ketiga terdiri dari inverter.
Pemeriksa Paritas
Ada dua jenis pemeriksa paritas berdasarkan jenis paritas yang harus diperiksa. Even parity checkermemeriksa kesalahan dalam data yang dikirim, yang berisi bit pesan bersama dengan paritas genap. Demikian pula,odd parity checker memeriksa kesalahan dalam data yang dikirim, yang berisi bit pesan bersama dengan paritas ganjil.
Pemeriksa paritas genap
Sekarang, mari kita menerapkan rangkaian pemeriksa paritas genap. Asumsikan input biner 3-bit, WXY ditransmisikan bersama dengan bit paritas genap, P. Jadi, kata yang dihasilkan (data) berisi 4 bit, yang akan diterima sebagai input pemeriksa paritas genap.
Ini menghasilkan file even parity check bit, E. Bit ini akan menjadi nol, jika data yang diterima mengandung bilangan genap. Artinya, tidak ada kesalahan pada data yang diterima. Bit pemeriksa paritas genap ini akan menjadi satu, jika data yang diterima mengandung jumlah yang ganjil. Artinya, terjadi kesalahan pada data yang diterima.
Tabel berikut menunjukkan Truth table dari pemeriksa keseimbangan genap.
| Data Diterima 4-bit WXYP | Even Parity Check bit E |
|---|---|
| 0000 | 0 |
| 0001 | 1 |
| 0010 | 1 |
| 0011 | 0 |
| 01.00 | 1 |
| 0101 | 0 |
| 0110 | 0 |
| 0111 | 1 |
| 1000 | 1 |
| 1001 | 0 |
| 1010 | 0 |
| 1011 | 1 |
| 1100 | 0 |
| 1101 | 1 |
| 1110 | 1 |
| 1111 | 0 |
Dari tabel Truth di atas, kita dapat mengamati bahwa nilai bit cek paritas genap adalah '1', ketika angka ganjil ada dalam data yang diterima. Itu berarti fungsi Boolean dari bit pemeriksa paritas genap adalahodd function. Fungsi Exclusive-OR memenuhi kondisi ini. Karenanya, kita bisa langsung menulis fileBoolean function bahkan paritas cek bit sebagai
$$ E = W \ oplus X \ oplus Y \ oplus P $$
Gambar berikut menunjukkan circuit diagram pemeriksa paritas genap.
Sirkuit ini terdiri dari tiga Exclusive-OR gatesmemiliki dua masukan masing-masing. Gerbang tingkat pertama menghasilkan keluaran $ W \ oplus X $ & $ Y \ oplus P $. Gerbang Exclusive-OR, yang berada di tingkat kedua menghasilkan output $ W \ oplus X \ oplus Y \ oplus P $
Pemeriksa Paritas Ganjil
Asumsikan input biner 3-bit, WXY ditransmisikan bersama dengan bit paritas ganjil, P. Jadi, kata resultan (data) berisi 4 bit, yang akan diterima sebagai input pemeriksa paritas ganjil.
Ini menghasilkan file odd parity check bit, E. Bit ini akan menjadi nol, jika data yang diterima mengandung jumlah yang ganjil. Artinya, tidak ada kesalahan pada data yang diterima. Bit pemeriksaan paritas ganjil ini akan menjadi satu, jika data yang diterima berisi angka genap. Artinya, terjadi kesalahan pada data yang diterima.
Ikuti prosedur yang sama dari pemeriksa paritas genap untuk menerapkan pemeriksa paritas ganjil. Itucircuit diagram pemeriksa paritas ganjil ditunjukkan pada gambar berikut.
Diagram rangkaian di atas terdiri dari gerbang Ex-OR di level pertama dan gerbang Ex-NOR di level kedua. Karena paritas ganjil berlawanan dengan paritas genap, kita dapat menempatkan inverter pada keluaran pemeriksa paritas genap. Dalam hal ini, level pertama, kedua dan ketiga berisi dua gerbang Ex-OR, satu gerbang Ex-OR dan satu inverter.