Obwody cyfrowe - zatrzaski
Istnieją dwa typy elementów pamięci w zależności od rodzaju wyzwalania, który jest odpowiedni do jej obsługi.
- Latches
- Flip-flops
Zatrzaski działają z sygnałem zezwolenia, którym jest level sensitive. Natomiast klapki są wrażliwe na krawędzie. O klapkach omówimy w następnym rozdziale. Porozmawiajmy teraz o SR Latch i D Latch jeden po drugim.
SR Latch
SR Latch jest również nazywany jako Set Reset Latch. Ten zatrzask ma wpływ na wyjścia, dopóki zezwolenie, E jest utrzymywane na poziomie „1”. Plikcircuit diagram SR Latch pokazano na poniższym rysunku.
Ten obwód ma dwa wejścia S i R i dwa wyjścia Q (t) i Q (t) '. Plikupper NOR gate ma dwa wejścia R i uzupełnienie stanu obecnego, Q (t) 'i wytwarza następny stan, Q (t + 1), gdy jest włączony, E wynosi' 1 '.
Podobnie lower NOR gate ma dwa wejścia S i stan obecny, Q (t) i wytwarza uzupełnienie następnego stanu, Q (t + 1) ', gdy jest włączony, E wynosi' 1 '.
Wiemy, że a 2-input NOR gategeneruje wyjście, które jest uzupełnieniem innego wejścia, gdy jedno z danych wejściowych ma wartość „0”. Podobnie generuje wyjście „0”, gdy jedno z wejść ma wartość „1”.
Jeśli S = 1, to następny stan Q (t + 1) będzie równy „1” niezależnie od stanu obecnego, wartości Q (t).
Jeśli R = 1, to następny stan Q (t + 1) będzie równy „0” niezależnie od stanu obecnego, wartości Q (t).
W dowolnym momencie tylko z tych dwóch wejść powinno wynosić „1”. Jeśli oba wejścia mają wartość „1”, to następna wartość stanu Q (t + 1) jest niezdefiniowana.
W poniższej tabeli przedstawiono state table zatrzasku SR.
| S | R | Q (t + 1) |
|---|---|---|
| 0 | 0 | Q (t) |
| 0 | 1 | 0 |
| 1 | 0 | 1 |
| 1 | 1 | - |
Dlatego SR Latch wykonuje trzy rodzaje funkcji, takie jak Hold, Set & Reset w oparciu o warunki wejściowe.
D Zatrzask
Jest jedna wada SR Latch. Oznacza to, że nie można przewidzieć następnej wartości stanu, gdy oba wejścia S i R są jednością. Tak więc możemy pokonać tę trudność za pomocą D Latcha. Nazywa się to również Data Latch. Plikcircuit diagram D Latch pokazano na poniższym rysunku.
Ten obwód ma jedno wejście D i dwa wyjścia Q (t) i Q (t) '. D Latch uzyskuje się z SR Latch poprzez umieszczenie inwertera między wejściami S & R i podłączenie wejścia D do S. Oznacza to, że wyeliminowaliśmy kombinacje S & R o tej samej wartości.
Jeśli D = 0 → S = 0 i R = 1, to następny stan Q (t + 1) będzie równy „0” niezależnie od stanu obecnego, wartości Q (t). Odpowiada to drugiemu wierszowi tabeli stanów zatrzasku SR.
Jeśli D = 1 → S = 1 i R = 0, to następny stan Q (t + 1) będzie równy „1” niezależnie od stanu obecnego, wartości Q (t). Odpowiada to trzeciemu wierszowi tabeli stanów zatrzasku SR.
W poniższej tabeli przedstawiono state table zatrzasku D.
| re | Q (t + 1) |
|---|---|
| 0 | 0 |
| 1 | 1 |
Dlatego D Latch Przechowuje informacje, które są dostępne na wejściu danych, D. Oznacza to, że wyjście D Latch jest wrażliwe na zmiany na wejściu, D, o ile zezwolenie jest Wysokie.
W tym rozdziale zaimplementowaliśmy różne zamki, zapewniając sprzężenie krzyżowe między bramkami NOR. Podobnie możesz wdrożyć te zatrzaski za pomocą bramek NAND.