デジタル回路-デコーダー
Decoderは、「n」個の入力ラインと最大2n個の出力ラインを持つ組み合わせ回路です。デコーダーが有効になっている場合、これらの出力の1つは、存在する入力の組み合わせに基づいてアクティブHighになります。これは、デコーダーが特定のコードを検出することを意味します。デコーダーの出力は、min terms 有効な場合は、「n」個の入力変数(行)。
2〜4デコーダー
ましょうデコーダは、2つの入力を有する2〜4 A 1&A 0 4つの出力Y 3、Y 2、Y 1およびY 0。ザ・block diagram 次の図に、2〜4個のデコーダーを示します。
これらの4つの出力の1つは、有効にすると入力の組み合わせごとに「1」になり、Eは「1」になります。ザ・Truth table 2〜4個のデコーダーを以下に示します。
有効にする | 入力 | 出力 | ||||
---|---|---|---|---|---|---|
E | A1 | A0 | Y3 | Y2 | Y1 | Y0 |
0 | バツ | バツ | 0 | 0 | 0 | 0 |
1 | 0 | 0 | 0 | 0 | 0 | 1 |
1 | 0 | 1 | 0 | 0 | 1 | 0 |
1 | 1 | 0 | 0 | 1 | 0 | 0 |
1 | 1 | 1 | 1 | 0 | 0 | 0 |
真理値表から、 Boolean functions 各出力に対して
$$ Y_ {3} = E.A_ {1} .A_ {0} $$
$$ Y_ {2} = E.A_ {1}。{A_ {0}} '$$
$$ Y_ {1} = E。{A_ {1}} '。A_ {0} $$
$$ Y_ {0} = E. {A_ {1}} '。{A_ {0}}' $$
各出力には1つの積項があります。したがって、合計4つの製品用語があります。それぞれ3つの入力と2つのインバーターを持つ4つのANDゲートを使用することにより、これらの4つの積項を実装できます。ザ・circuit diagram 次の図に、2〜4個のデコーダーを示します。
したがって、2〜4デコーダーの出力は min terms二つの入力変数Aを1&A 0、有効にすると、Eは1に等しいです。イネーブルの場合、Eはゼロになり、デコーダーのすべての出力はゼロに等しくなります。
同様に、3〜8デコーダーは3つの入力変数A 2、A 1&A 0の8分の項を生成し、4〜16デコーダーは4つの入力変数A 3、A 2、A 1&A0の16分の項を生成します。
高次デコーダーの実装
ここで、低次デコーダーを使用して、次の2つの高次デコーダーを実装しましょう。
- 3〜8デコーダー
- 4〜16デコーダー
3〜8デコーダー
このセクションでは、実装しましょう 3 to 8 decoder using 2 to 4 decoders。我々が知っているデコーダは、2つの入力を有する2〜4、A 1およびA 0 4つの出力、Y 3 Yに0。3 A 8、デコーダは、3つの入力を有し、一方2、A 1およびA 0と8つの出力、Y 7 Yに0。
次の式を使用して、高次デコーダを実装するために必要な低次デコーダの数を見つけることができます。
$$必須\:数\:の\:下位\:順序\:デコーダー= \ frac {m_ {2}} {m_ {1}} $$
どこ、
$ m_ {1} $は、低次デコーダーの出力数です。
$ m_ {2} $は、高次デコーダーの出力数です。
ここで、$ m_ {1} $ = 4および$ m_ {2} $ = 8です。上記の式のこれら2つの値を代入します。
$$必須\:数\:の\:2 \:から\:4 \:デコーダー= \ frac {8} {4} = 2 $$
したがって、1つの3〜8デコーダーを実装するには、2つの2〜4デコーダーが必要です。ザ・block diagram 次の図に、2〜4個のデコーダーを使用した3〜8個のデコーダーの例を示します。
パラレル入力A 1およびA 0は、それぞれ2〜4のデコーダに適用されます。入力Aの補数2はY、出力を取得するために、4デコーダ2下のE可能に接続されている3 Yに0。これらはlower four min terms。入力、A 2は直接、Y出力を得るために、上位2デコーダ4へのE可能に接続されている7をYに4。これらはhigher four min terms。
4〜16デコーダー
このセクションでは、実装しましょう 4 to 16 decoder using 3 to 8 decoders。我々が知っているデコーダは三つの入力Aは3〜8 2、A 1およびA 0と8つの出力、Y 7 Yに0。一方、4デコーダ16には、4つの入力を有する3、A 2、A 1およびA 0と16の出力、Y 15 Yに0
必要な低次デコーダーの数を見つけるための次の式がわかっています。
$$必須\:数\:の\:下位\:順序\:デコーダー= \ frac {m_ {2}} {m_ {1}} $$
上記の式で$ m_ {1} $ = 8および$ m_ {2} $ = 16に置き換えます。
$$必須\:数\:の\:3 \:から\:8デコーダー= \ frac {16} {8} = 2 $$
したがって、1つの4〜16デコーダーを実装するには、2つの3〜8デコーダーが必要です。ザ・block diagram 次の図に、3〜8個のデコーダーを使用した4〜16個のデコーダーの例を示します。
A入力パラレル2は、A 1およびA 0は、それぞれ3~8デコーダに適用されます。入力の補数は、A3は、Y出力を得るために、より低い3~8デコーダのE可能に接続されている7をYに0。これらはlower eight min terms。入力、A 3は、直接、Y出力を得るために、上位3デコーダ8へのE可能に接続されている15をYに8。これらはhigher eight min terms。