디지털 회로-플립 플롭
이전 장에서 래치에 대해 논의했습니다. 그것들은 플립 플롭의 기본 구성 요소입니다. 두 가지 방법으로 플립 플롭을 구현할 수 있습니다.
첫 번째 방법에서는 cascade two latches이러한 방식으로 첫 번째 래치는 모든 양의 클록 펄스에 대해 활성화되고 두 번째 래치는 모든 음의 클록 펄스에 대해 활성화됩니다. 이 두 래치의 조합이 플립 플롭이되도록합니다.
두 번째 방법에서는 에지에 민감한 플립 플롭을 직접 구현할 수 있습니다. 이 장에서는 다음 사항에 대해 논의하겠습니다.flip-flops 두 번째 방법을 사용합니다.
- SR 플립 플롭
- D 플립 플롭
- JK 플립 플롭
- T 플립 플롭
SR 플립 플롭
SR 플립 플롭은 양의 클럭 전환 또는 음의 클럭 전환으로 만 작동합니다. 반면 SR 래치는 활성화 신호로 작동합니다. 그만큼circuit diagram SR 플립 플롭의 내용은 다음 그림에 나와 있습니다.
이 회로에는 두 개의 입력 S 및 R과 두 개의 출력 Q (t) 및 Q (t) '가 있습니다. SR flipflop의 작동은 SR Latch와 유사합니다. 그러나이 플립 플롭은 액티브 인 에이블 대신 클록 신호의 포지티브 전환이 적용될 때만 출력에 영향을 미칩니다.
다음 표는 state table SR 플립 플롭의.
에스 | 아르 자형 | Q (t + 1) |
---|---|---|
0 | 0 | Q (t) |
0 | 1 | 0 |
1 | 0 | 1 |
1 | 1 | - |
여기서 Q (t) & Q (t + 1)은 각각 현재 상태와 다음 상태입니다. 따라서 SR 플립 플롭은 클럭 신호의 포지티브 전환이 적용될 때 입력 조건에 따라 Hold, Reset 및 Set과 같은 세 가지 기능 중 하나에 사용할 수 있습니다. 다음 표는characteristic table SR 플립 플롭의.
현재 입력 | 현재 상태 | 다음 상태 | |
---|---|---|---|
S | R | Q(t) | Q(t + 1) |
0 | 0 | 0 | 0 |
0 | 0 | 1 | 1 |
0 | 1 | 0 | 0 |
0 | 1 | 1 | 0 |
1 | 0 | 0 | 1 |
1 | 0 | 1 | 1 |
1 | 1 | 0 | 엑스 |
1 | 1 | 1 | 엑스 |
3 개의 변수 K-Map을 사용하여 다음 상태 Q (t + 1)에 대한 단순화 된 표현식을 얻을 수 있습니다. 그만큼three variable K-Map 다음 상태의 경우 Q (t + 1)가 다음 그림에 표시됩니다.
인접한 그룹의 가능한 최대 그룹이 그림에 이미 표시되어 있습니다. 따라서simplified expression 다음 상태 Q (t + 1)는
$ Q \ 왼쪽 (t + 1 \ 오른쪽) = S + {R} 'Q \ 왼쪽 (t \ 오른쪽) $
D 플립 플롭
D 플립 플롭은 양의 클록 전환 또는 음의 클록 전환으로 만 작동합니다. 반면, D 래치는 활성화 신호로 작동합니다. 즉, D 플립 플롭의 출력은 클럭 신호의 활성 전환을 제외하고 입력 D의 변화에 민감하지 않습니다. 그만큼circuit diagram D 플립 플롭의 다음 그림에 나와 있습니다.
이 회로에는 단일 입력 D와 두 개의 출력 Q (t) 및 Q (t) '가 있습니다. D 플립 플롭의 작동은 D 래치와 유사합니다. 그러나이 플립 플롭은 액티브 인 에이블 대신 클록 신호의 포지티브 전환이 적용될 때만 출력에 영향을 미칩니다.
다음 표는 state table D 플립 플롭의.
디 | Qt + 1t + 1 |
---|---|
0 | 0 |
1 | 1 |
따라서 D 플립 플롭은 항상 데이터 입력에서 사용할 수있는 정보를 유지합니다. D는 클럭 신호의 이전 포지티브 전환입니다. 위의 상태 테이블에서 다음 상태 방정식을 다음과 같이 직접 작성할 수 있습니다.
Q (t + 1) = D
D 플립 플롭의 다음 상태는 클록 신호의 모든 양의 전환에 대해 항상 데이터 입력 D와 동일합니다. 따라서 D 플립 플롭은 레지스터에서 사용할 수 있습니다.shift registers 그리고 일부 카운터.
JK 플립 플롭
JK 플립 플롭은 SR 플립 플롭의 수정 된 버전입니다. 양의 클록 전환 또는 음의 클록 전환으로 만 작동합니다. 그만큼circuit diagram JK 플립 플롭의 내용은 다음 그림과 같습니다.
이 회로에는 두 개의 입력 J 및 K와 두 개의 출력 Q (t) 및 Q (t) '가 있습니다. JK 플립 플롭의 작동은 SR 플립 플롭과 유사합니다. 여기서 우리는 SR 플립 플롭의 입력을 다음과 같이 고려했습니다.S = J Q(t)’ 과 R = KQ(t) 4 개의 입력 조합에 대해 수정 된 SR 플립 플롭을 활용하기 위해.
다음 표는 state table JK 플립 플롭의.
제이 | 케이 | Q (t + 1) |
---|---|---|
0 | 0 | Q (t) |
0 | 1 | 0 |
1 | 0 | 1 |
1 | 1 | Q (t) ' |
여기서 Q (t) & Q (t + 1)은 각각 현재 상태와 다음 상태입니다. 따라서 JK 플립 플롭은 클럭 신호의 포지티브 전환이 적용될 때 입력 조건에 따라 현재 상태의 Hold, Reset, Set 및 Complement와 같은 4 가지 기능 중 하나에 사용할 수 있습니다. 다음 표는characteristic table JK 플립 플롭의.
현재 입력 | 현재 상태 | 다음 상태 | |
---|---|---|---|
J | K | Q(t) | Q(t+1) |
0 | 0 | 0 | 0 |
0 | 0 | 1 | 1 |
0 | 1 | 0 | 0 |
0 | 1 | 1 | 0 |
1 | 0 | 0 | 1 |
1 | 0 | 1 | 1 |
1 | 1 | 0 | 1 |
1 | 1 | 1 | 0 |
3 개의 변수 K-Map을 사용하여 다음 상태 Q (t + 1)에 대한 단순화 된 표현식을 얻을 수 있습니다. Three variable K-Map 다음 상태의 경우 Q (t + 1)가 다음 그림에 표시됩니다.
인접한 그룹의 가능한 최대 그룹이 그림에 이미 표시되어 있습니다. 따라서simplified expression 다음 상태 Q (t + 1)는
$$ Q \ 왼쪽 (t + 1 \ 오른쪽) = J {Q \ 왼쪽 (t \ 오른쪽)} '+ {K}'Q \ 왼쪽 (t \ 오른쪽) $$
T 플립 플롭
T 플립 플롭은 JK 플립 플롭의 단순화 된 버전입니다. 동일한 입력 'T'를 JK 플립 플롭의 두 입력에 연결하여 얻습니다. 양의 클록 전환 또는 음의 클록 전환으로 만 작동합니다. 그만큼circuit diagram T 플립 플롭의 다음 그림에 나와 있습니다.
이 회로에는 단일 입력 T와 두 개의 출력 Q (t) 및 Q (t) '가 있습니다. T 플립 플롭의 작동은 JK 플립 플롭의 작동과 동일합니다. 여기서 우리는 JK 플립 플롭의 입력을 다음과 같이 고려했습니다.J = T 과 K = T2 개의 입력 조합에 대해 수정 된 JK 플립 플롭을 활용하기 위해. 그래서 우리는 J와 K의 다른 두 조합을 제거했습니다.이 두 값은 T 플립 플롭에서 서로 보완됩니다.
다음 표는 state table T 플립 플롭의.
디 | Q (t + 1) |
---|---|
0 | Q (t) |
1 | Q (t) ' |
여기서 Q (t) & Q (t + 1)은 각각 현재 상태와 다음 상태입니다. 따라서 T 플립 플롭은 클럭 신호의 양의 천이가 적용될 때 입력 조건에 따라 Hold, 현재 상태의 보완과 같은 두 가지 기능 중 하나에 사용할 수 있습니다. 다음 표는characteristic table T 플립 플롭의.
입력 | 현재 상태 | 다음 상태 |
---|---|---|
T | Q(t) | Q(t + 1) |
0 | 0 | 0 |
0 | 1 | 1 |
1 | 0 | 1 |
1 | 1 | 0 |
From the above characteristic table, we can directly write the next state equation as
$$Q\left ( t+1 \right )={T}'Q\left ( t \right )+TQ{\left ( t \right )}'$$
$$\Rightarrow Q\left ( t+1 \right )=T\oplus Q\left ( t \right )$$
The output of T flip-flop always toggles for every positive transition of the clock signal, when input T remains at logic High (1). Hence, T flip-flop can be used in counters.
In this chapter, we implemented various flip-flops by providing the cross coupling between NOR gates. Similarly, you can implement these flip-flops by using NAND gates.