디지털 회로-래치

작동에 적합한 트리거링 유형에 따라 두 가지 유형의 메모리 요소가 있습니다.

Latches
Flip-flops

래치는 활성화 신호로 작동합니다. level sensitive. 반면 플립 플롭은 가장자리에 민감합니다. 다음 장에서 플립 플롭에 대해 논의 할 것입니다. 이제 SR Latch & D Latch에 대해 하나씩 살펴 보겠습니다.

SR 래치

SR 래치는 Set Reset Latch. 이 래치는 활성화 E가 '1'로 유지되는 한 출력에 영향을 미칩니다. 그만큼circuit diagram SR Latch의 구성은 다음 그림과 같습니다.

이 회로에는 두 개의 입력 S 및 R과 두 개의 출력 Q (t) 및 Q (t) '가 있습니다. 그만큼upper NOR gate 두 개의 입력 R & 현재 상태의 보완 인 Q (t) '를 가지며 다음 상태 인 Q (t + 1)을 활성화하면 E가'1 '입니다.

마찬가지로 lower NOR gate 두 개의 입력 S & 현재 상태, Q (t)를 가지며 활성화되면 다음 상태 Q (t + 1) '의 보완을 생성하고 E는'1 '입니다.

우리는 2-input NOR gate입력 중 하나가 '0'일 때 다른 입력을 보완하는 출력을 생성합니다. 마찬가지로 입력 중 하나가 '1'이면 '0'출력을 생성합니다.

S = 1이면 다음 상태 Q (t + 1)는 현재 상태, Q (t) 값에 관계없이 '1'과 같습니다.
R = 1이면 다음 상태 Q (t + 1)는 현재 상태, Q (t) 값에 관계없이 '0'과 같습니다.

언제든지이 두 입력 중 '1'만 있어야합니다. 두 입력이 모두 '1'이면 다음 상태 Q (t + 1) 값이 정의되지 않습니다.

다음 표는 state table SR 래치의.

에스	아르 자형	Q (t + 1)
0	0	Q (t)
0	1	0
1	0	1
1	1	-

따라서 SR Latch는 입력 조건에 따라 Hold, Set, Reset의 3 가지 기능을 수행합니다.

D 래치

SR 래치에는 한 가지 단점이 있습니다. 그것은 입력 S와 R이 모두 하나 일 때 다음 상태 값을 예측할 수 없습니다. 그래서 우리는 D Latch로이 어려움을 극복 할 수 있습니다. 데이터 래치라고도합니다. 그만큼circuit diagram D Latch의 그림은 다음과 같습니다.

이 회로에는 단일 입력 D와 두 개의 출력 Q (t) 및 Q (t) '가 있습니다. D Latch는 S amp; & R 입력 사이에 인버터를 배치하고 D 입력을 S에 연결하여 SR Latch에서 얻습니다. 즉, S와 R의 조합이 동일한 값을 갖지 않음을 의미합니다.

D = 0 → S = 0 & R = 1이면 다음 상태 Q (t + 1)는 현재 상태, Q (t) 값에 관계없이 '0'과 같습니다. 이것은 SR Latch 상태 테이블의 두 번째 행에 해당합니다.
D = 1 → S = 1 & R = 0이면 다음 상태 Q (t + 1)는 현재 상태, Q (t) 값에 관계없이 '1'과 같습니다. 이것은 SR Latch 상태 테이블의 세 번째 행에 해당합니다.

다음 표는 state table D 래치의.

디	Q (t + 1)
0	0
1	1

따라서 D Latch는 데이터 입력 D에서 사용할 수있는 정보를 유지합니다. 이는 D Latch의 출력이 인 에이블이 High 인 한 입력의 변경에 민감하다는 것을 의미합니다.

이 장에서는 NOR 게이트 간의 교차 결합을 제공하여 다양한 래치를 구현했습니다. 마찬가지로 NAND 게이트를 사용하여 이러한 래치를 구현할 수 있습니다.