Цифровые схемы - защелки
Есть два типа элементов памяти в зависимости от типа запуска, который подходит для их работы.
- Latches
- Flip-flops
Защелки работают с разрешающим сигналом, который level sensitive. В то время как шлепанцы чувствительны к краям. О шлепанцах мы поговорим в следующей главе. Теперь давайте поговорим о SR Latch и D Latch один за другим.
Защелка SR
Защелка SR также называется Set Reset Latch. Эта защелка влияет на выходы до тех пор, пока разрешение E поддерживается равным «1». Вcircuit diagram Защелки SR показан на следующем рисунке.
Эта схема имеет два входа S и R и два выхода Q (t) и Q (t) '. Вupper NOR gate имеет два входа R & дополнение текущего состояния, Q (t) 'и производит следующее состояние, Q (t + 1), когда включено, E равно «1».
Точно так же lower NOR gate имеет два входа S и текущее состояние Q (t) и производит дополнение к следующему состоянию, Q (t + 1) ', когда включено, E равно' 1 '.
Мы знаем, что 2-input NOR gateпроизводит вывод, который является дополнением другого ввода, когда один из вводов равен «0». Точно так же он выдает «0» на выходе, когда один из входов равен «1».
Если S = 1, то следующее состояние Q (t + 1) будет равно «1» независимо от текущего состояния, значений Q (t).
Если R = 1, то следующее состояние Q (t + 1) будет равно «0» независимо от текущего состояния, значений Q (t).
В любой момент только из этих двух входов должен быть «1». Если оба входа равны «1», то значение следующего состояния Q (t + 1) не определено.
В следующей таблице показаны state table защелки SR.
| S | р | Q (t + 1) |
|---|---|---|
| 0 | 0 | Q (т) |
| 0 | 1 | 0 |
| 1 | 0 | 1 |
| 1 | 1 | - |
Следовательно, SR Latch выполняет три типа функций, таких как удержание, установка и сброс, в зависимости от условий входа.
D Защелка
У SR Latch есть один недостаток. То есть следующее значение состояния нельзя предсказать, когда оба входа S и R являются одним. Итак, мы можем преодолеть эту трудность с помощью D Latch. Это также называется защелкой данных. Вcircuit diagram D-защелки показано на следующем рисунке.
Эта схема имеет один вход D и два выхода Q (t) и Q (t) '. D-защелка получается из SR-защелки, помещая инвертор между входами S amp; & R и подключая вход D к S. Это означает, что мы исключили комбинации S и R с одинаковым значением.
Если D = 0 → S = 0 & R = 1, то следующее состояние Q (t + 1) будет равно «0» независимо от текущего состояния, значений Q (t). Это соответствует второй строке таблицы состояний SR Latch.
Если D = 1 → S = 1 & R = 0, то следующее состояние Q (t + 1) будет равно «1» независимо от текущего состояния, значений Q (t). Это соответствует третьей строке таблицы состояний SR Latch.
В следующей таблице показаны state table защелки D.
| D | Q (t + 1) |
|---|---|
| 0 | 0 |
| 1 | 1 |
Следовательно, D Latch Удерживает информацию, которая доступна на входе данных, D. Это означает, что выход D Latch чувствителен к изменениям на входе, D, пока разрешение равно High.
В этой главе мы реализовали различные защелки, обеспечив перекрестную связь между вентилями ИЛИ-НЕ. Точно так же вы можете реализовать эти защелки с помощью логических элементов NAND.