Rising Edge vs Falling Edge D Flip-Flops
Gibt es einen Unterschied zwischen einer steigenden Flanke und einem durch eine fallende Flanke ausgelösten D-Flip-Flop? Zum Beispiel ist ein Flip-Flop mit fallender Flanke schneller oder wenn sich das Ergebnis ändert.
Ist es richtig, dass ich kurz vor dem Anschließen des Taktsignals einen Wechselrichter hinzufüge, damit die fallende Flanke ausgelöst wird?
Welches wird das MSB und welches das LSB sein?
Antworten
Der Unterschied ist so einfach wie ihre Namen, in den Tiefen ist nichts verborgen.
Ein durch eine positive Flanke ausgelöstes Flip-Flop wird an der positiv verlaufenden (0 zu 1) Flanke seines Takteingangs ausgelöst.
Ein durch eine negative Flanke ausgelöstes Flip-Flop wird an der negativ verlaufenden (1 zu 0) Flanke seines Takteingangs ausgelöst und ist eine absolut gültige Sache, obwohl dies selten der Fall ist.
Im Übrigen sind Verhalten und Funktion gleich.
Das Einsetzen eines Wechselrichters zwischen dem Takt und dem Takteingang des Flip-Flops ändert tatsächlich die Triggerflanke der resultierenden Schaltung.
Dieser Wechselrichter führt eine Taktausbreitungsverzögerung ein, so dass das Timing der Schaltung für ein dediziertes Flipflop mit entgegengesetzter Polarität langsamer ist. Wenn Sie diese Schaltung in einem FPGA, CPLD oder ASIC implementieren, optimieren die Synthesewerkzeuge mit ziemlicher Sicherheit den Wechselrichter und verwenden das Flip-Flop mit entgegengesetzter Polarität zu dem, was Sie in eine HDL oder einen Schaltplan einfügen.