Usar PLL dentro de FPGA
Un documento establece que:
Los bucles de bloqueo de fase (PLL) proporcionan una sólida gestión y síntesis del reloj para la gestión del reloj del dispositivo, la gestión del reloj del sistema externo y la sincronización de la interfaz de E / S.
Puede utilizar los PLL de la siguiente manera:
- Búfer de retardo cero
- Atenuador de jitter
- Búfer de abanico de baja inclinación
- Sintetizador de frecuencia *
- Reducir el número de osciladores necesarios en la placa *
- Reduzca los pines de reloj utilizados en el dispositivo sintetizando múltiples frecuencias de reloj desde una única fuente de reloj de referencia *
- Desviación del reloj en el chip
- Cambio de fase dinámico
- Reconfiguración de contadores
- Reconfiguración de ancho de banda
- Ciclo de trabajo de salida programable
- PLL en cascada *
- Cambio de reloj de referencia
- Controle el reloj del convertidor analógico a digital (ADC) *
He usado PLL solo para generar más relojes. Por esta razón, comprendo los usos marcados con • . Sin embargo, el resto me son completamente desconocidos. ¿Qué significan y por qué necesitaría usar alguno de ellos?
Respuestas
Algunas descripciones adicionales de los otros casos / modos de uso pueden ayudar.
• Búfer de retardo cero
Un búfer de retardo cero es donde la fase del reloj de salida y la fase del reloj de entrada son idénticas. Al usar una red de retroalimentación, es posible hacer que un reloj de salida sintetizado (por ejemplo, a un pin IO) coincida exactamente con la fase de un pin de reloj de entrada. Esto es útil, por ejemplo, para crear un reloj de alta velocidad para la deserialización.
• Atenuador de jitter
Jitter es básicamente inexactitudes en los tiempos de transición de los bordes del reloj. Por ejemplo, debido al voltaje de umbral o cambios de temperatura, su reloj puede tener a veces un período de 100 ns, pero durante otros ciclos puede ser de 99,99 ns o 100,01 ns.
Para la conversión analógica / digital, la fluctuación es particularmente mala ya que reduce el número efectivo de bits.
Es posible usar un PLL para reducir la cantidad de jitter en la señal de reloj actuando efectivamente como un filtro de ancho de banda estrecho. Aunque en otros casos, los PLL pueden introducir más jitter de lo que reducen.
• Búfer de abanico de baja inclinación
Es posible que deba crear varias señales de reloj para, por ejemplo, alimentar a varios dispositivos de conversión o controlar varios transceptores. Idealmente, estos deberían estar en fase entre sí, es decir, tener un sesgo bajo. Puede cambiar de fase varios relojes de salida individualmente para eliminar la desviación causada por los retrasos de propagación.
• Desviación del reloj en el chip
Igual que el anterior, pero para compensar los retrasos de enrutamiento dentro de un chip: algunas partes de la lógica pueden estar más alejadas que otras o tener rutas de retraso largas, por lo que es útil hacer múltiples señales de reloj sincrónicas con ligeros cambios de fase para compensar los sesgos. .
• Cambio de fase dinámico
Por ejemplo, para alinear un flujo de datos serializados entrantes, es posible que deba ajustar el cambio de fase de una señal de reloj sobre la marcha como parte de un proceso de entrenamiento de enlaces.
• Reconfiguración de contadores
Los contadores PLL se utilizan para generar los relojes de salida; es posible que tenga contadores de multiplicación y división para permitir la generación de frecuencias de reloj fraccionarias.
Ser capaz de reconfigurar estos contadores le permite cambiar las frecuencias sobre la marcha.
• Reconfiguración del ancho de banda
A veces, es posible que desee un reloj de referencia de una frecuencia, digamos 100 MHz. Otras veces es posible que desee algo más, digamos 125MHz. Puede ajustar el ancho de banda del filtro VCO para adaptarse a diferentes rangos de frecuencia.
• Ciclo de trabajo de salida programable
A veces, un reloj de ciclo de trabajo del 50% no es útil; por ejemplo, en el hardware SERDES, es posible que desee un reloj de bloqueo que sea alto durante solo un período de bit (por ejemplo, para un serdes de 8 bits, un ciclo de trabajo del 12.5% podría ser útil).
• Cambio de reloj de referencia
Es posible que tenga una señal de reloj principal proveniente de alguna fuente externa (por ejemplo, reloj de referencia PCIe). Si eso falla o se desconecta, hay ocasiones en las que es útil tener un reloj de referencia de respaldo que puede cambiar para que pueda continuar funcionando.
Alternativamente, para el equipo de prueba en particular, es posible que tenga un reloj de referencia interno de 10MHz, pero para sincronizar con otro equipo desea poder cambiar dinámicamente a una referencia externa.