¿Cuál era el intervalo de actualización de la DRAM en las primeras microcomputadoras?
La RAM dinámica es más densa que la RAM estática, pero debe actualizarse cada pocos milisegundos para evitar la pérdida de datos. ¿Cuántos milisegundos exactamente? Si la respuesta ha cambiado con el tiempo, entonces me interesa saber qué había en los chips de RAM utilizados en los años setenta y ochenta.
Lo que provocó la pregunta fue que tenía la impresión de que algunas computadoras usaban los circuitos de video para hacer la actualización, lo que sugeriría que era suficiente hacerlo una vez por cuadro de 60 Hz, lo que sería de aproximadamente 16 ms, pero de acuerdo con http://www.jagregory.com/abrash-black-book/
Cada chip DRAM en la PC debe actualizarse completamente una vez cada cuatro milisegundos para garantizar la integridad de los datos que almacena.
¿Fueron 4 ms la cifra típica de los chips DRAM estándar?
Respuestas
¿Fueron 4 ms la cifra típica de los chips DRAM estándar?
Solo comenzando con chips de 128 kbit y 256 kbit. Se documentó que muchos chips anteriores (16 kbit, 32 kbit, 64 kbit) y algunos chips de 128 kbit requerían un ciclo de actualización de 2 ms; consulte estas tablas para obtener más detalles: 4116 , 4132 , 4164 , 41128 , 41256 .
El hecho de que muchas computadoras usaran los circuitos de video para manejar la actualización de la DRAM no significa que esa actualización sucedió a la misma velocidad que la actualización del video. Consulte ¿Qué es la actualización de DRAM y por qué se ve afectado el extraño diseño de la memoria de video de Apple II? para obtener una descripción de la implementación de Apple II. En el Ataris de 8 bits, la actualización de la DRAM fue manejada por ANTIC, con un contador dedicado para ese propósito; consulte las preguntas frecuentes de Atari de 8 bits para obtener más detalles. Reenigne escribió una publicación de blog en la que explicaba la actualización de DRAM en el IBM 5150 (sin usar los circuitos de video).
Acerca del video: los primeros chips tienen una actualización de 7 bits, por lo que debe acceder a todas las filas en un cuadro de 2 ms. Puede intercambiar algunas líneas de dirección para lograr más acceso a filas (físicas) por ciclo.
En un caso extremo, puede intercambiar A0-A6 y A7-A13 por completo, por lo que para el acceso lineal, cada byte se almacenará en una fila física totalmente diferente. Et voila, tienes una "actualización gratuita" por diseño (y muchos dolores de cabeza, porque es muy lento). Entonces es posible, pero necesita algún tipo de compensación.
Consulte también: ¿Por qué las primeras DRAM (por ejemplo, 4116) tienen un tiempo de configuración de dirección de columna negativo?