계단식 BJT 증폭기 부하
첫 번째 레이아웃에서 9.2k 부하로 ~ 55 (20mVpp 입력-> ~ 1.1Vpp 출력)의 이득을 얻습니다.
내 전류는 저항 부하를 9.2k (예 : 회로의 Rin)로 표시되는 다른 것으로 교체하면 동일한 이득을 가져야한다는 것을 이해합니다. 그래서 ALTload를 그 자리에 연결했지만 (Rin이 9.2k 인 동일한 BJT 증폭기 회로의 사본) 회로의 동일한 지점 (C3 이후)에서 기대했던 것을 볼 수 없습니다.
누구든지 내 가정 / 구현에 결함이있는 부분을 안내해 줄 수 있습니까?
- 이득이 증가한 것 같습니다.-왜?
- 최고 피크가 평평 해지는 원인은 무엇입니까?-전압 분배기 R5 / R6이 상한 @ 4.174V를 설정하는 것과 관련이 있습니까? 커패시터 C3가 DC 오프셋을 '리셋'하고 1.1Vpp는 4.174V + / 1 0.55V가 될 것이라고 생각했습니다.
미리 감사드립니다.
참고로-저는 여기에있는 예를 주로 따랐습니다 (10 / 슬라이드 19 페이지) : 소 신호 모델
업데이트 : 린을 찾기 위해이 시뮬레이션을 실행했습니다 ~ 예상했던 것과 일치합니다.
업데이트 2 : 주석 중 하나에 따라 비선형 소스 전류를 표시하기 위해 위 회로의 과도 시뮬레이션을 추가했습니다.
'다양한 이유로 매우 비선형 적'이란 무엇을 의미합니까?-아마도 이것을 더 잘 이해하기 위해 더 자세히 읽을 수있는 특정 주제 / 개념이 있습니까?
답변
첫눈에 다음과 같은 회로도를 살펴보십시오.
이 회로 시뮬레이션 – CircuitLab을 사용하여 생성 된 회로도
다음과 같은 순서로 생각합니다.
- AC 접지 이미 터 : 합리적인 설계자와 실제 회로를 가정하면이 단계의 왜곡 된 출력을 수정하는 데 사용되는 글로벌 NFB가있는 더 큰 시스템의 일부일 것입니다.
- 기본 분배기 쌍의 강성은 괜찮을 수 있습니다.
- CE 단계 : 일반적으로 목적을 위해 신중하게 제작되고 어떤 경우에도 부트 스트랩되지 않고 수정되지 않는 이유는 1 단계가 될 수 없습니다. 합리적인 설계자이자 실용적인 회로의 1 위 가정은 이제 거의 불가능합니다. 이것은 대신 교과서 CE 단계입니다.
- 결론 : 이것은 교육 회로입니다.
교육 목적으로 분석해 봅시다.
DC 작동 지점
LTspice의 NPN BJT는 다음과 같은 주요 모델 매개 변수가 있습니다 \$B_f=100\$(일명 \$\beta_{_\text{DC}}\$) 및 \$I_s=100\:\text{aA}\$. 이는 모든 콜렉터 전류 (어쨌든 활성 모드 가정)에 대한베이스 이미 터 전압을 설정하고 예상 작동 지점을 함께 설정하는 데 도움이됩니다.
KVL을 사용하여 \를 사용한 첫 번째 추정$V_\text{BE}=700\:\text{mV}\$수율 \$I_\text{B}=\frac{V_\text{TH}-V_\text{BE}}{R_\text{TH}+\left(\beta+1\right) R_\text{E}}\approx 2.45\:\mu\text{A}\$. 이것으로부터 나는 \$V_\text{BE}=V_T \ln\left(\frac{I_\text{C}}{I_\text{SAT}}\right)\approx 742\:\text{mV}\$. 다시 계산하면 \$I_\text{B}\approx 2.42\:\mu\text{A}\$. 이 시점에서 나는 멈춘다. 다시 반복 할 수는 있지만 의미가 없습니다. ( \$R_\text{TH}\$및 \$V_\text{TH}\$Thevenin은 \$V_\text{CC}\$ 베이스의 저항 분배기 쌍을 통해.)
참고로 LambertW 또는 소위 제품 로그 함수를 사용하여 닫힌 솔루션을 구성 할 수 있습니다. 여기에서 \$I_T=\frac{V_T}{R_\text{TH}+\left(\beta+1\right) R_\text{E}}\$그리고 \$I_\text{B}=I_T\operatorname{LambertW}\left(\frac{I_\text{SAT}}{\beta\: I_T}e^{_{\left[\frac{V_\text{TH}}{V_T}\right]}}\right)\$. 이것은 직접 계산합니다 \$I_\text{B}=2.4217833634\:\mu\text{A}\$동일한 추정치 \$I_\text{B}\approx 2.42\:\mu\text{A}\$ 반복하지 않고 찾을 수 있습니다.
지금, 그것은 그것을 해결하기 위해 사소한 \$I_\text{C}\approx 242\:\mu\text{A}\$그리고 그 : \$V_{\text{C}_\text{Q}}\approx 6.676 \:\text{V}\$및 \$V_{\text{E}_\text{Q}}\approx 3.177 \:\text{V}\$. 이것은 BJT가 실제로 활성 모드에서 작동하고 있음을 나타냅니다. 그래서 좋습니다. 이전 추정치 \$V_\text{BE}\approx 742\:\text{mV}\$, \$V_{\text{B}_\text{Q}}\approx 3.919 \:\text{V}\$.
언로드 된 AC 매개 변수
다음 분석에서는 특정 주파수에서 커패시터 임피던스를 일시적으로 무시하고 대신 AC 단락 (무한 커패시턴스)으로 처리합니다.
활성 모드를 유지하려면 컬렉터 전압이 기본 전압 아래로 내려갈 수 없습니다. 0 차 추정치로서 이것은 출력이 실제로 약 \ 아래로 내려갈 수 없음을 의미합니다.$4\:\text{V}\$. 정지 점을 감안할 때 이것은 AC 피크 대 피크가 약 \을 초과 할 수 없음을 의미합니다.$5.5\:\text{V}_\text{PP}\$. (이것에 대해서는 나중에 자세히 설명합니다.) 우리는 아직 AC 게인을 모릅니다. 그러나 나중에 이것을 아는 것이 좋습니다.
출력 임피던스는 \$Z_\text{OUT}=22\:\text{k}\Omega\$. 우리에 대해 걱정할 필요가 없습니다합니다 (LTspice NPN 모델에는 초기 효과는 없다 \$r_o\$.) 이로부터 부하 추가로 인한 전압 이득 손실을 해결할 수 있습니다.
자, 견적 \$r_e=\frac{V_T}{I_\text{E}}\approx 106\:\Omega\$. (커패시터는 이것을 약간 수정합니다. 이후 논의를 참조하십시오.)
입력 임피던스는 \$Z_\text{IN}=R_{\text{B}_1}\mid\mid R_{\text{B}_2}\mid\mid \left(\beta+1\right) r_e\approx 9.71\:\text{k}\Omega\$. 이 대부분은 \에 의해 결정됩니다.$r_e\$그리고 BJT의 \$\beta\$.
DC 작동 지점에서 무부하 AC 전압 이득은 \$A_v=\frac{R_\text{C}}{r_e}\approx 207\:\frac{\text{V}}{\text{V}}\$. 이것은 이미 터를 많이 움직이지 않는 아주 아주 작은 AC 입력 신호에만 적용됩니다.
최대 출력 스윙의 초기 추정치와 언로드 된이 새로운 추정치가 주어지면 \$A_v\$, 우리는 가장 큰 입력 신호가 약 \$27\:\text{mV}_\text{PP}\$. 그러나이 마지막 아이디어에는 나중에 논의 할 문제가 있습니다. 그러니 지금은이 생각을 잡아주세요.
재검토되는 커패시턴스
나는 커패시터가 AC 목적을 위해 데드 쇼트로 취급 될 것이라는 생각으로 시작했습니다. 그러나 빠른 확인이 필요합니다. \를 사용하고 있습니다.$1\:\text{kHz}\$소스 신호. 이를 통해 회로의 세 커패시터 모두에 대해 \$X_C=\frac1{2\pi\,f\,C}\approx 15.9\:\Omega\$.
이전에 계산 된 입력 및 출력 임피던스와 비교할 때 중요하지 않습니다. 그러나 \ 와 비교할 때 약간 중요해 보이기 시작했습니다.$r_e\$. 그러나 \$X_C\$\ 와 함께 구적법에 있습니다.$r_e\$. 그래서 그것은 보이는 것만 큼 나쁘지 않습니다. 새로운 AC 이득은 \$A_v=\frac{R_\text{C}}{\sqrt{r_e^2+X_C^2}}\approx 203\:\frac{\text{V}}{\text{V}}\$.
(입력 임피던스에 대해서도 비슷하게 약간의 조정 영향이 있지만 이에 대해 더 많이 생각하도록 남겨 두겠습니다.)
완전로드 된 단일 스테이지
이 시점에서 입력 소스 임피던스와 출력 부하 임피던스를 적용하여 LTspice에서 기대할 수있는 것을 계산할 수 있습니다.
당신은 \$Z_\text{SRC}=1\:\text{k}\Omega\$및 \$Z_\text{LOAD}=9.2\:\text{k}\Omega\$. 따라서 다음과 같은 완전 부하 AC 이득을 계산할 수 있습니다.
$$A_{v_\text{LOADED}}=\frac{Z_\text{IN}}{Z_\text{IN}+Z_\text{SRC}}\cdot A_v\cdot\frac{Z_\text{LOAD}}{Z_\text{LOAD}+Z_\text{OUT}}\approx 54.27$$
그 결과는 첫 번째 문장에서 언급 한 결과와 일치하는 것으로 보입니다.
출력 스윙 토론
이전에는 AC 피크-피크 출력 전압 스윙이 약 \를 초과 할 수 없다고 계산했습니다.$5.5\:\text{V}_\text{PP}\$ 이 특정 디자인에서 결과적으로 최대 입력 스윙에 대해 결론을 내 렸습니다.
그러나 이와 같은 증폭기에서 중요한 또 다른 문제가 있습니다. 이미 터 전류는 콜렉터 전압의 큰 변화에 따라 크게 달라집니다. 이러한 큰 변화는 \의 큰 변화를 의미합니다.$r_e\$ 이미 터는 이미 터 변성이없는 AC 접지 설계이기 때문에이 회로의 AC 전압 이득이 신호 자체와 작동 온도에 크게 의존한다는 것을 의미합니다.
이것이 바로 이러한 어려움을 해결하기 위해 전문 디자인에 글로벌 NFB (부정적 피드백)를 포함 할 것이라고 언급 한 이유입니다. 이것이 없으면 입력 신호의 전압 크기를 추가로 제한하거나 입력 신호가 정말 작은 값보다 클 때 심한 왜곡을 수용해야합니다.
전압 이득의 10 % 변동을 받아 들일 수 있다고 가정 해 보겠습니다. 그때:
$$\begin{align*}\sqrt{\left[\frac{r_{e_\text{Q}}}{110\:\%}\right]^2+\left[\frac{X_C}{110\:\%}\right]^2-X_C^2} \le \:&r_e\le \sqrt{\left[r_{e_\text{Q}}\cdot 110\:\%\right]^2+\left[X_C\cdot 110\:\%\right]^2-X_C^2}\\\\&\text{or,}\\\\96.1\:\Omega\quad\quad \le\quad\: &r_e\quad\le\quad\quad 116.8\:\Omega\end{align*}$$
그것으로부터 우리는 출력 전압 스윙이 \$1\:\text{V}_\text{PP}\$. (내가 그 값을 어떻게 계산했는지 알아낼 수 있어야합니다.)
따라서 이전에 계산 된 것과 달리 \ 의 제한이 아닙니다.$5.5\:\text{V}_\text{PP}\$. 대신 AC 전압 이득 변동을 약 10 % 이내로 유지하려면 \$1\:\text{V}_\text{PP}\$!!!
2 단계 추가
남은 질문은 두 번째 단계를 추가하는 것이 었습니다.
예, 다음 단계를 설계하여 \$Z_\text{IN}\$\에 대한 1 단계 테스트 값과 동일$Z_\text{OUT}\$ 그러면 다음 단계의 입력에서 AC 신호 크기가 변경되지 않을 것으로 예상 할 수 있습니다.
이 첫 번째 CE 단계를 복사하여 붙여 넣어 두 번째 단계를 생성한다고 가정 해 보겠습니다.
우리는 이미 최종 AC 전압 이득을 계산하는 문제에 갔어요 \$A_v\approx 203\$입력 또는 출력 로딩 문제를 고려하지 않고 1 단계에 대해 두 번째 단계는 동일한 계산 된 언로드 된 결과를 보여줍니다. 이제 걱정해야 할 유일한 사항은 신호가 감쇠되는 세 곳을 고려하는 것입니다. 소스 입력에서 1 단계로, 신호를 1 단계와 2 단계 사이에서 마샬링 한 다음로드 된 출력을 고려하는 것입니다.
$$A_{v_\text{TOTAL}}=A_{v_\text{UNLOADED}}^2\cdot\left[\frac{Z_\text{IN}}{Z_\text{IN}+Z_\text{SRC}}\right]\cdot\left[ \frac{Z_\text{IN}}{Z_\text{IN}+Z_\text{OUT}}\right]\cdot\left[ \frac{Z_\text{LOAD}}{Z_\text{LOAD}+Z_\text{OUT}}\right]\approx 3370$$
그것은 두 개의 무부하 AC 전압 이득 (이것이 제곱 인자 인 이유)의 결합 된 제품이며, 1 단계 입력에서 감쇠, 두 단계 사이에서 발생하는 감쇠, 마지막으로 부하로 인한 감쇠가 뒤 따릅니다. 최종 단계의 출력에 적용됩니다.
2 단계 출력은 이전과 동일한 제한이 있음을 알고 있으므로 먼저 추측하여 입력 신호가 약 \를 초과 할 수 없다고 말할 수 있습니다.$\frac{1\:\text{V}_\text{PP}}{A_v=3370}\approx 300\:\mu\text{V}_\text{PP}\$ (어쨌든 10 % AC 전압 이득 변동 규칙을 사용합니다.)
바라건대 이것은 스테이지를 결합하는 방법을 이해하는 데 도움이되기를 바랍니다.
2 단계 증폭기 결과 검증
이 시점에서 LTspice가 위의 모든 것에 대해 말하는 것을 보는 것은 가치가 있습니다. 내가 일을 올바르게 했습니까? 아니면 내가 기지를 벗어 났습니까?
보자.
방금 설계도를 LTspice로 만들었습니다. 다음과 같이 보입니다.
LTspice의 결과는 \$A_v=3348.93\$\ 의 기간 동안 통합을 수행하면$100\:\text{ms}\$(100 사이클 가치)이 값은 전압 이득 변동을 공칭의 10 % 이내로 유지하기 위해 허용되는 최대 입력 스윙에 대한 것입니다. 내가하면되는 신호를 사용하여 LTspice를 다시 실행 \$\frac13\$RD만큼, 그래서 전압 이득 변화가 훨씬 더 엄격하게 통제된다, 그럼 내가 얻을 \$A_v=3373.89\$ LTspice에서.
위에서 사용한 수동 프로세스가이 회로를 시뮬레이션하는 동안 LTspice가 완벽하게 추적하는 많은 세부 사항을 무시하고 LTspice에 대처할 반올림 / 잘림 문제가 있다는 점을 감안할 때 비교가 수동 프로세스를 잘 설명한다고 생각합니다.
사실 이것은 놀라운 결과라고 생각합니다! 우리는 두 개의 기본 BJT 모델 매개 변수를 가져 왔는데, 그로부터 두 개에 불과했고 일부 기본 이론은 LTspice가 우리에게 보여준 것의 0.1 % 이내의 전압 이득 결과를 예측할 수있었습니다.
요약
이제 우리가 이것을 너무 많이 만들기 전에 우리가 \ 에 대해 틀렸다는 것을 명심하십시오.$\beta\$(틀리기 쉬운) 결과 예측은 오류가 발생하고 실현 된 전압 이득은 상당히 다를 것입니다. 예를 들어, \를 사용하여 위의 계산을 다시 실행하면$\beta=300\$결과 이득이 \에 더 가깝다는 것을 알 수 있습니다.$A_v\approx 6700\$.
이러한 종류의 AC 접지 CE BJT 증폭기는 AC 전압 이득에서 이러한 종류의 변화를 생성하는 것으로 유명합니다. 따라서 \$A_v\$신호와 온도에 따라 다르지만 BJT의 \$\beta\$. ( \$\beta\$\ 보다$I_\text{SAT}\$, 사실.) \$A_v\$이러한 종류의 토폴로지에서 매우 가변적이므로 전역 NFB를 사용하는 것은 관리되는 회로의 거의 요구 사항입니다. 회로도에서 이들 중 하나를 본 적이 있다면 설계자가 온도, 신호 입력 및 부품 변동을 보상하기 위해 일부 글로벌 NFB도 포함시킨 위치를 즉시 찾아야합니다. 거의 주어진 요구 사항입니다.
이제 위의 논의에서 \$A_v\$AC 전압 이득의 상징으로. 그러나 제가 실제로 의미하는 것은 개방 루프 AC 전압 이득입니다. 이것은 \ 로 표시됩니다.$A_{v_{_\text{OL}}}\$. 또 다른 개념 인 폐쇄 루프 전압 이득은 \ 로 표시됩니다.$A_{v_{_\text{CL}}}\$.
신청하는 글로벌 NFB의 비율을 알고있는 경우 :
$$A_{v_{_\text{CL}}}=\frac{A_{v_{_\text{OL}}}}{1+A_{v_{_\text{OL}}}\cdot B}$$
어디 \$B\$ 입력으로 피드백되는 출력의 비율입니다.
예를 들어, 위의 계산에서 개방 루프 2 단계 이득이 \$3300 \le A_{v_{_\text{OL}}}\le 7000\$. 출력 신호의 0.2 % 만 입력에 대한 NFB로 사용하면 폐쇄 루프 이득이 \$430 \le A_{v_{_\text{CL}}}\le 470\$. 그것은 단지 \를 사용하여 결과를 예측하는 것입니다.$\beta\$변형. 그러나 온도 및 신호 변동을 포함하더라도 결과는 여전히 매우 정확하고 예측 가능합니다. 이것이 글로벌 NFB가 이와 같은 회로에 종종 포함되는 이유의 일부입니다.
예, 전체 폐쇄 루프 AC 전압 이득은 개방 루프 AC 전압 이득보다 작습니다 (위의 예에서 0.2 % NFB로 표시됨).하지만 예측 가능한 AC 전압 이득을 얻을 수있는 이점 (따라서 왜곡도 더 낮음) ) 상당하며 일반적으로 사소한 문제의 가치가 있습니다.
단일 BJT 단계 내의 로컬 NFB는 이미 터 변성 저항을 사용하여 추가 할 수도 있습니다. 단일 BJT 스테이지 만 있고 해당 단일 스테이지에 대해 더 예측 가능한 AC 전압 이득을 원하는 경우 이것이 달성하는 방법입니다.
그러나 대부분의 경우 설계자는 가능한 한 많은 개방 루프 이득을 선택한 다음 "모든 오류를 수정" 하는 수단으로 글로벌 NFB 를 추가 합니다.
두 단계로하는 경우, 상기 이전 신호를 각각 반전하여 출력 거의 것이다 동상 입력으로. 즉, 출력을 가져와 입력에 NFB를 제공하려면 출력을 다시 반전해야합니다. 이를 달성하는 가장 간단한 방법은 또 다른 단계를 복사하여 끝에 붙여 넣은 다음 최종 단계의 컬렉터 출력에서 1 단계 BJT의 기본 노드로 직렬 커패시터 + 저항을 사용하는 것입니다. 세 번째 단계를 추가 할 때까지 개방 루프 AC 전압 이득이 너무 높아져서 결과적으로 발생하는 폐쇄 루프 AC 전압 이득이 매우 안정적이며 여전히 매우 클 수 있습니다.
\ 의 폐쇄 루프 AC 전압 이득을 원한다고 가정하십시오.$A_{v_{_\text{CL}}}=500\$. 개방 루프 이득은 이와 같은 세 단계로 수십만 개가 될 것입니다. 그래서 \$B\approx 0.002\$따라서 필요한 글로벌 NFB 저항은 대략 \$470\:\text{k}\Omega\$. 그리고 폐쇄 루프 AC 전압 이득도 원하는 값에 매우 가깝고 안정적이라는 것을 알 수 있습니다.
(피크-피크 출력 전압 범위는 이전과 같이 10 % 이상의 AC 전압 이득 변동을 방지하거나 더 나쁜 경우 이미 터 전류가 0이되어 최종적으로 클리핑되는 것을 방지하기 위해 여전히 제한됩니다.)
방금 제안한대로 정확히 한 빠른 붙여 넣기가 있습니다.
LTspice 말한다 \$A_{v_{_\text{CL}}}=461\$. 와 \$100\le \beta\le 300\$(3 개 요소 변경), \$0.1\:\text{fA}\le I_\text{SAT}\le 100\:\text{fA}\$(3 자릿수 변화), 신호 범위는 최대 값에서 3 자릿수 이하, 온도 범위는 \$-20^\circ\text{C}\$에 \$55^\circ\text{C}\$, LTspice 쇼 \$460.862 \le A_{v_{_\text{CL}}}\le 461.814\$. 이것은 \$\overline{A_{v_{_\text{CL}}}}=461.338\pm 0.1\%\$. 대부분의 용도로 충분히 안정적입니다. 그것은 또한 많은 개방 루프 이득과 함께 적용될 때 글로벌 NFB의 힘입니다!
신호 클리핑을 방지하기 위해 (voutput 신호) <(Vdc 여야 함) 그렇지 않으면 입력 신호가 증폭되지만 신호가 클리핑됩니다. Vo에 영향을 미치는 요인은 무엇입니까? 답변 : 입력 및 출력 임피던스. 부하의 저항은 출력 임피던스를 증가시켜 확실히 이득 비율을 변경합니다. 구축 한 회로를 공통 이미 터 증폭기 회로라고합니다. 캐스케이드 시스템은 2 단계 증폭기로 구성됩니다. 캐스케이드 증폭기의 게인 비율을 찾으려면 각 단계의 비율을 곱해야합니다.
취미로이 일을 하시나요? 아니면 공대생으로 하시나요? 분명히 나는 당신의 질문 능력에 감사했습니다. 이 작품을 아주 자세하게 배우고 싶다면 처음부터 끝까지 전자 장치와 회로 이론 및 전자 책을 읽는 것이 좋습니다.
여기에는 숨겨진 이득이 없습니다. 증폭기의 입력 임피던스는 9.3k@1kHz보다 약간 큽니다. (나는 더 나은 트랜지스터가 있습니다.)
두 번째 트랜지스터베이스의 RMS 전압은 3.91V 더 높습니다 (AC + DC). 두 번째 트랜지스터의 왜곡은 63mV 입력 신호에서 매우 높습니다.