El modelado de un flanco positivo desencadenó un flip flop T con borrado asíncrono

Question

Estoy modelando un flip flop T activado por borde positivo con claro asíncrono. Aquí está el código:

module t_flip_flop_exam (q,clk,clear,t);
  input t ;
  input clk;
  input clear;
  output reg q ;
  reg internal_t;
  always @ (clear)begin
    if (clear==1)
      q=0;
    else 
      q=q;
  end
  always @ (posedge clk)begin
        if (t==1)
          q=~q;
        else 
          q=q;
     
  end
  
endmodule

¿Es este un código eficiente? ¿Está bien tener que separar alwaysbloques, o hay una manera de incluir tanto el código de comportamiento de clearlas clkseñales como el en un solo alwaysbloque?

Answer 1

Esta es una forma común de combinar los alwaysbloques:

module t_flip_flop_exam (q,clk,clear,t);
    input t;
    input clk;
    input clear;
    output reg q;

    always @(posedge clk or posedge clear) begin
        if (clear)
            q <= 0;
        else if (t)
            q <= ~q;     
    end
endmodule

Es mejor realizar asignaciones a una señal de un solo alwaysbloque.

Active el alwaysbloque en el posedgede clearpara que la síntesis pueda inferir la lógica deseada (cambio asíncrono claro, sincrónico).

Utilice asignaciones sin bloqueo ( <=) para la lógica secuencial.

No es necesario hacerlo explícitamente q=qporque está implícito.