슈미트 트리거 회로의 출력 신호 파생이 잘못된 이유는 무엇입니까?
이것이 기준 슈미트 트리거 회로입니다. KVL을 사용하여 \$V_x\$밝혀졌다 \$\frac{R_1}{R_1+R_2}V_o\$. 또한,
$$V_o = A\left( V_x - V_i\right)$$ $$V_o = A\left( \frac{R_1}{R_1+R_2}V_o - V_i\right)$$ $$\left( \frac{R_1}{R_1+R_2} - {1\over A}\right)V_o = V_i$$ $$V_o = \frac{V_i}{\left( \frac{R_1}{R_1+R_2} - {1\over A}\right)}$$
A는 매우 큰 숫자이므로 \$\frac{1}{A} \to 0\$
$$V_o = \frac{V_i}{\left( \frac{R_1}{R_1+R_2}\right)} = \frac{R_1+R_2}{R_1}V_i$$
만약 \$R_1=R_2=1k\Omega, A=2\times 10^5, V_i=2\sin\left( \omega t\right) V, V_{cc}=3V\text{ and }V_{EE}=3V\$, 그러면 그래프는 다음과 같습니다 (위의 공식에 따라).
입력 및 출력 신호의 대략적인 표현
실제로 출력 신호는 완전히 다릅니다. 긍정적 인 피드백이있는 OP-Amp가 어떻게 작동하는지 알고 있습니다. 그러나 위의 도출이 왜 잘못된 지 궁금합니다. 특히 어느 단계.
답변
포인트 1
슈미트 트리거에는 히스테리시스가 있습니다. 히스테리시스는 회로에 메모리 가 있음을 의미합니다 . 마지막 상태를 기억합니다. 메모리가있는 시스템의 경우 \$V_o = f(V_{in})\$. \ 형식이어야합니다.$V_o = f(V_{in}, V_{o, \text{prev}})\$또는 동등한 것. 질문 아래에 언급 된 설명 중 하나에서 알 수 있듯이 방정식을 사용하여 회로를 처음 풀려고 할 때 시스템에 메모리가 있는지 알 수 없습니다. IMHO,이 경우 다음 섹션은 잘못된 결론으로부터 보호합니다.
포인트 2
포화시킬 수있는 출력 전압도 \$V_o\$및 \$V_x\$서로를 무한대로 강화합니다. 방정식은 포화 비선형 성을 모델링하지 않습니다.
두 번째 방정식은 다음과 같이 더 잘 작성되었을 것입니다.
\$ V_o = \min(\max(A(f(V_o) - V_{in}), -V_{max}), V_{max}) \$
비선형 성을 나타내는이 스캐 폴딩을 사용하면 질문에서 시도 된 모든 추가 단순화가 방지되었을 것입니다.
편집하다
의견에 아래 OP의 질문에 대한 응답.
의가 분석 할 경우 어디 \$V_{in} = 0\$. OP의 두 번째 방정식은 다음을 단순화합니다.
\$V_o = A(\frac{R_1}{R_1+R_2}V_o - 0)\$.
채도를 무시하고 \$A\frac{R_1}{R_1+R_2} > 1\$,이 시스템의 솔루션은
\$V_o = 0\$또는 \$V_o = \infty\$( \ 부터$0 = A\frac{R_1}{R_1+R_2} \cdot 0\$및 \$\infty = A\frac{R_1}{R_1+R_2} \cdot \infty\$).
즉, opamp 출력이 0으로 강제 설정되고 시스템에 노이즈 (또는 기타 결함)가없는 경우 출력이 그대로 유지됩니다 (OP의 파형도 0V 입력에 대해 0V 출력을 표시 함).
실제 회로에서 출력은 잡음에 의해 0V에서 대체됩니다. 그래서 문제는 시스템이 거기에 남아 있을까요? 시스템이 0 볼트 또는 \$\infty\$볼트? 시스템의 역학 (시간 진화)은 OP의 방정식으로 모델링 되지 않으므로 시간이 모델링 되지 않은 대수 방정식을 유지하면서이 질문에 답할 수 없습니다 . 시간도 모델링 된 경우, 내가 생각하는 우리가 0 볼트 평형 포인트가 불안정하고 있음을 결론을 내렸다 수 \$\infty\$볼트 평형 (또는 \$V_{max}\$)는 안정적이며 시스템은 극단적 인 출력 상황으로 이동하는 경향이 있습니다.
요컨대, 위의 대수 방정식을 사용하면 출력이 포화 값 ( \)에 닿지 않을 때이 회로를 분석 할 수 없습니다.$-V_{max} < V_o < V_{max}\$) 실제 시스템은 포화 점으로 이동하는 경향이 있고 위의 대수 방정식의 해에 정확히 놓여 있지 않기 때문입니다.
편집 2
히스테리시스 물건을 잊으라는 아래의 의견에 대한 응답. 히스테리시스없이 예제를 구성하려고합니다.
대수적 해가 존재하지만 출력이 제한되지 않는 비유로 지적 해 보겠습니다. 이 유사한 시스템은 또한 긍정적 인 피드백을 가지고 있습니다. 이것 역시 방정식에 의해 예측되는 유한 한 출력을 가지고 있습니다. 그러나 출력은 제한이 없습니다.
출력-입력 관계는 다음과 같이 주어진다.
\$ \begin{align} \frac{dy(t)}{dt} ={}& x(t) \color{red}{+} y(t)\\ (s-1)Y(s) ={}& X(s)\\ \frac{Y(s)}{X(s)} ={}& \frac{1}{s-1} \end{align} \$
유한 진폭 정현파 신호 (0 주파수 포함)의 경우 전달 함수에 의해 예측되는 출력은 유한합니다. 그러나 시스템은 무제한 출력을 갖게됩니다. 주파수의 함수로서이 시스템 의 이득 은 시스템 \$\frac{1}{s+1}\$. 이 예가 귀하의 예와 좋은 유사점을 형성한다고 생각합니다. 이 예에서는 히스테리시스 또는 채도를 사용하지 않았습니다.
안정적인 출력이 있다고 가정하고 가정이 옳은 경우 출력이 무엇인지 계산했습니다. 또한 결과를 가능한 출력 전압 범위로 클리핑했습니다. 클리핑은 괜찮지 만 피드백 안정성 이론을 아는 사람이 확인할 수 있으므로 안정적인 출력이 존재한다는 가정은 그렇지 않습니다 (NOTE1 참조).
사람들은 계속해서 같은 종류의 추론을합니다. 사실 전체 물리학은 이런 종류의 추론에 기초합니다. 측정 값과 비교하여 잘못된 가정을 드러내는 방법이 있습니다.
참고 1 : 제한된 전압 범위가 출력을 클리핑하기 때문에 안정적인 출력을 얻을 수 있음을 명확히하기 위해 학술 수준의 수학자 또는 엔지니어가 필요하지 않습니다. 일부 기본 라플라스 도메인 분석으로 충분합니다.
앰프에 실제적인 느린 속도가 있다고 가정하면 하나의 RC 충전과 이득이 유한하고 클 수도 있지만 유한하다고 가정하면 전체 회로에 대한 전달 함수를 찾을 수 있습니다. 느린 속도는 무한히 빠른 변화를 방지하므로 회로가하는 일을 따를 수 있습니다.
이상적인 증폭 A를 buffered RC integrator의 전달 함수 인 G / (1 + sRC)로 대체 할 수 있습니다. G는 앰프의 DC 게인입니다.
또한 R1 / (R1 + R2)를 단일 기호 B로 대체하여 공식을 단순화 해 보겠습니다. 0과 1 사이의 피드백 감쇠 계수입니다.
시스템의 s 도메인 이득은 Vo / Vi = 1 / (B- (1 + sRC) / G)입니다.
물론 입력이 0이고 노이즈가 없으면 출력은 0으로 유지됩니다. 그러나 항상 약간의 소음이 있습니다. 어떤 s 값이 분모를 무한하게 만드는지 (= 전달 함수의 극점 찾기)를 계산하여 가장 작은 노이즈 펄스에서 시스템에서 울리는 s 영역 주파수를 찾을 수 있습니다. 방정식 (B- (1 + sRC) / G) = 0
결과는 s = (GB-1) / RC입니다.
라플라스 변환 수학은 아주 작은 노이즈 펄스의 출력이 시간 상수 T = RC / (GB-1) 인 지수 전압 exp (t / T)에 비례한다고 말합니다. 이 T는 GB가 1보다 크 자마자 양수입니다. 양의 시정 수는 실제로 제한된 출력 전압 범위에 의해서만 중지되는 무한 성장을 의미합니다. 음수 T (예 : GB <1)는 루프의 링잉이 감소하고 출력이 Vo에 대한 원래 공식으로 계산할 수있는 값으로 안정화됨을 의미합니다. 그러나 안정적인 출력을 위해 A는 피드백 전압 분배기가 감쇠하는 양보다 작아야합니다.
Op 앰프를 사용하는 히스테릭 비교기의 증폭 된 클리핑 사인파처럼 보이는 이유는 무엇입니까?
연산 증폭기의 GBW 제한은 개방 루프이므로 10Hz 정도의 LPF 중단 점이있는 적분기 일 뿐이므로 고속 비교기가 불량합니다.
상승 시간은 일반적으로 30pF의 표준 부하로의 출력 전류에 의해 제한됩니다. 그러나이 경우 상승 시간은 내부 보상 한도에 의해 제한됩니다. 그래서
DC 이득이 Av = 2e5이고 GBW = 4e5이면 AC 이득 만 있습니다. 파도에 의해 추정되는
Av (f) <~ 2
따라서 상승 시간, Tr은 10 ~ 90 %, f는 -3dB 지점으로 측정되므로 f = 0.35 Tr = 0.35 / f @ -3dB가됩니다.
출력과 같습니다.
모든 히스테리시스가 정확합니다.
한편 긍정적 인 피드백은 예상대로 작동합니다.
암시
1k 풀업 및 Rf = 100k 및 Rin이 히스테리시스 인 경우 비율 인 논리 게이트 또는 오픈 콜렉터 비교기를 사용합니다. 그런 다음 빠른 하강 시간을 예상하지만 xxpF 부하로 느린 상승을 기대합니다.
1/3 히스테리시스를 위해 설계된 CMOS 슈미트 트리거 사용
히스테리시스가있는 회로
먼저 히스테리시스가있는이 회로의 메모리 특성에 대해 설명하겠습니다. 예, 메모리가 있으며 Schmitt 트리거 및 RS 래치 로 작동 할 수 있습니다 .
슈미트 방아쇠. 이러한 애플리케이션에서 입력 전압은 양방향으로 부드럽게 변합니다. 회로는 입력 전압에 의해 강제로 두 가지 상태 중 하나를 유지하도록하는 래치로 동작합니다. 다양한 간섭을 줄이기 위해 날카로운 전환 과 히스테리시스 를 활용합니다 .
걸쇠. 이러한 애플리케이션에서는 바이폴라 펄스에 의해 한 상태 또는 다른 상태에서 히스테리시스가있는 회로를 토글합니다 (잠시 동안 양 / 음 임계 값 위 / 아래로 입력 전압을 변경 한 다음 0으로 되돌림). 입력 전압에는 Vin> + Vth (R), Vin <-Vth (S) 및 Vin = 0 (중립)의 세 가지 레벨이 있습니다. 이 래치가 다시 트리거로 작동하도록하려면 0으로 돌아 가지 마십시오. 이 아이디어는 저항을 통해 반전 입력을 접지에 연결하여 구현할 수 있습니다. 래치는 VCC 또는 -VEE에 대한 입력을 잠시 터치하여 토글 할 수 있습니다.
더 일반적으로 말하면, 히스테리시스가있는 회로를 두 가지 다른 방법으로 제어 할 수 있습니다. 입력 신호를 "복귀하지 않고"(Schmitt 트리거) 히스테리시스 루프에서 변경하고 루프 내부 (일반적으로 중간).
RS 래치
그런 다음 래치를 Schmitt 트리거로 변환 할 수 있는지 살펴 보겠습니다.
2 입력 로직 게이트가있는 RS 래치. 이 구현의 문제는 단방향 입력에 있습니다. 포지티브 피드백의 출력 전압과 입력 전압은 Schmitt 트리거의 경우처럼 산술 함수 (합산)가 아닌 논리 함수 (NAND 또는 NOR)로 연결됩니다. 그렇기 때문에 일부 입력을 통해 래치를 토글하면 동일한 입력으로 다시 토글 할 수 없습니다 (제어 기능을 잃었습니다). 다른 입력으로 할 수 있습니다.
1 입력 로직 게이트가있는 RS 래치. 래치가 1 입력 게이트 (인버터)로 구현 된 경우에는 양방향 입력 이 있으므로 이러한 문제가 없습니다 . 전형적인 예는 입력 / 출력을 양방향으로 제어 할 수있는 RAM 셀입니다.
결론적으로, 하나의 입력 (Schmitt 트리거 또는 1- 입력 래치)이있는 장치에서만 히스테리시스 사용에 대해 이야기 할 수있는 것 같습니다.