AND 게이트에 6 개의 트랜지스터가 필요한 이유는 무엇입니까?
저는 디지털 설계 과정을 수강하고 있는데, NAND 게이트에는 구현을 위해 4 개의 트랜지스터가 필요하고 AND 게이트에는 6 개 (NAND 게이트에 4 개, 인버터에 2 개)가 필요하다고 들었습니다. 내 반 친구 중 한 명이 NAND 게이트와 비슷하지만 대칭이있는 4 개의 트랜지스터로 AND 게이트를 구현할 수 있다고 말하기 전까지는 의미가 있습니다. 나는 Logisim을 사용하여 그의 아이디어를 구현하고 (아래 이미지 참조, 왼쪽은 NAND 게이트, 오른쪽은 4 트랜지스터 AND 게이트입니다) 내가 생각하는 회로가 작동하는 것 같습니다. 그렇다면 AND 게이트에 6 개의 트랜지스터가 필요한 이유를 설명 할 수있는 사람이 있습니까?
미리 감사드립니다!
답변
로직 게이트 레벨 디지털 설계 추상화에서 입력은 로직 HIGH에서 로직 LOW로 또는 그 반대로 전환되는 것으로 가정됩니다. 이것은 논리 설계를 단순화하기 위해 수행됩니다.
그러나 현실 세계에서는 한 로직 레벨에서 다른 로직 레벨로 전환하는 데 유한 한 시간이 걸립니다. 한 로직 레벨에서 다른 로직 레벨로 전환하는 시간 간격은 가능한 한 낮게 유지해야합니다 .
또한 디지털 회로의 출력 것이 바람직하다 하지 입력이 다른 하나 개의 논리 레벨로 전환되어 있지 않으면, 입력의 변화에 민감. 이를 노이즈 내성 이라고 하며 이는 디지털 회로가 아날로그 회로에 비해 이점을 제공합니다.
트랜지스터를 사용하여 디지털 회로를 설계 할 때 CMOS 기술에서 NMOS 트랜지스터는 풀다운 네트워크에 사용되고 PMOS 트랜지스터는 풀업 네트워크에 사용됩니다. 이는 NMOS가 낮은 전압 레벨을 통과하는 데는 좋지만 높은 전압 레벨을 통과하는 것은 좋지 않기 때문입니다. PMOS는 높은 전압 레벨을 통과하는 데는 좋지만 낮은 전압 레벨을 통과하는 것은 좋지 않습니다. 우리는 두 가지 유형의 트랜지스터의 장점을 모두 활용할 수 있도록이 두 트랜지스터를 결합해야합니다. 이는 낮은 전압 레벨을 효과적으로 전달할 수 있기 때문에 풀다운 네트워크에서 NMOS를 사용하고 고전압 레벨을 효과적으로 전달할 수 있기 때문에 풀업 네트워크에서 PMOS를 사용하여 수행됩니다.
풀다운 네트워크에서 PMOS 트랜지스터를 사용하고 풀업 네트워크에서 NMOS 트랜지스터를 사용하면 어떻게되는지 살펴 보겠습니다. NMOS 트랜지스터 (IRF530)의 문턱 전압은 4V이고 PMOS 트랜지스터 (IRF9530)의 문턱 전압은 3.3V입니다.
잘못된 버퍼 : 풀업 네트워크의 NMOS, 풀다운 네트워크의 PMOS
이 회로 시뮬레이션 – CircuitLab을 사용하여 생성 된 회로도
이것은 위 회로의 DC Sweep 특성입니다. X 축은 0V에서 12V 범위의 입력 전압을 나타냅니다. Y 축은 출력 전압을 나타냅니다.
이 회로에 대한 입력이 로직 LOW에서 로직 HIGH로 전환 될 때 어떤 일이 발생하는지 살펴 보겠습니다. 아래 그래프에서 볼 수 있듯이 이는 좋은 스위칭 특성이 아닙니다. 출력이 2 개의 로직 레벨간에 전환되지 않고 대신 입력에 따라 변하고 일정하게 유지 된 다음 다시 입력에 따라 변하기 때문입니다. 따라서이 트랜지스터 회로는 디지털 회로에 적합하지 않습니다.
좋은 인버터 : 풀다운 네트워크의 NMOS, 풀업 네트워크의 PMOS
이 회로를 시뮬레이션
이것은 위 회로의 DC Sweep 특성입니다. X 축은 0V에서 12V 범위의 입력 전압을 나타냅니다. Y 축은 출력 전압을 나타냅니다.
이 회로에 대한 입력이 로직 LOW에서 로직 HIGH로 전환 될 때 어떤 일이 발생하는지 살펴 보겠습니다. 아래 그래프에서 출력은 입력의 변화에 민감하지 않고 HIGH 레벨에서 LOW 레벨로 전환 될 때 가파른 기울기를 가지며 다시 입력 변화에 민감하지 않음을 알 수 있습니다. 따라서 스위칭 특성이 좋으며 디지털 회로에 적합합니다. 출력은 인버터이기 때문에 낮은 입력 전압의 경우 HIGH이고 높은 입력 전압의 경우 LOW입니다.
양호한 비 반전 버퍼 : 2 개의 양호한 인버터 계단식
이 회로를 시뮬레이션
이것은 위 회로의 DC Sweep 특성입니다. X 축은 0V에서 12V 범위의 입력 전압을 나타냅니다. Y 축은 출력 전압을 나타냅니다.
이 회로에 대한 입력이 로직 LOW에서 로직 HIGH로 전환 될 때 어떤 일이 발생하는지 살펴 보겠습니다. 그래프에서 출력이 LOW에서 HIGH로 전환되고 그래프의 기울기가 가파르므로이 회로는 좋은 스위칭 특성을 가지며 디지털 회로에 적합합니다.
결론
이제 풀업 네트워크에서 NMOS를 사용하고 풀다운 네트워크에서 PMOS를 사용하여 디지털 회로를 설계 할 수없는 이유를 알았습니다. 4 개의 트랜지스터를 사용하는 AND 게이트 회로는 풀다운 네트워크에서 PMOS를 사용하고 풀업 네트워크에서 NMOS를 사용하므로 풀다운에서 PMOS를 사용하고 풀에서 NMOS를 사용하는 버퍼와 같은 이유로 효과적으로 작동하지 않습니다. -up이 효과적으로 작동하지 않습니다.
동급생은 회로의 트랜지스터를 게이트와 게이트에만 나타나는 무언가에 의해 완전히 제어되는 마법의 장치로 잘못 취급하고 있습니다. 그들은 디지털 논리 회로의 트랜지스터를 실제 트랜지스터로 보지 못합니다.
MOSFET은 게이트 에서 1과 0 에 반응하지 않습니다 . 그들은 전압에 반응하지 않는 에서 (게이트가 하나의 핀이지만 전압이 항상 두 점 사이의 차이이기 때문에이 사실은 이해가되지 않습니다) 중 게이트. MOSFET의은과 전압에 대해 상관하지 않는다 수 에서 하나 핀. 두 핀 사이 의 전압에만 관심이 있으며 MOSFET을 제어하는 것은 게이트와 소스 핀 사이 의 전압 차이 입니다.
즉, 접지를 기준으로하는 전압으로 게이트를 구동하는 경우 로우 측에는 PMOS를, 하이 측에는 NMOS를 사용할 수 없습니다. 고정 전압 (예 : 접지)을 기준으로하는 전압으로 게이트를 구동하려는 경우 NMOS는 로우 사이드로, PMOS는 하이 사이드로 이동하여 소스 핀이 고정 전압에 연결되어야합니다. ).
NMOS의 소스 핀이 고정 전위에 연결되어 있지 않지만 접지를 기준으로하는 전압으로 게이트를 구동하면 소스 팔로워가되고 디지털 스위치처럼 작동하지 않습니다. 소스 핀을 고정 레일에 연결하지 않고 고정 전압을 기준으로 게이트를 구동하지 않으면 PMOS에서도 비슷한 일이 발생합니다.
즉, 4 개의 트랜지스터를 사용하면 항상 NAND (또는 NOR)가되고이를 AND (또는 OR)로 전환하려면 2 개의 트랜지스터 인버터가 필요합니다.
인버터가 상단에 PMOS이고 하단에 NMOS가있는 것과 같은 이유이며, NMOS를 상단에, PMOS를 하단에 배치하는 것만으로는 비 반전 버퍼를 만들 수 없습니다. 그 동작을 위해서는 적어도 4 개의 트랜지스터 (2 개의 인버터)가 필요합니다.
회로 분석 또는 작동하지 않는 이유에 대해 스스로 해결하고 싶다면 NAND 게이트로 수행하려고 시도하지 마십시오. 대신 NMOS가 상단에 있고 PMOS가 하단에있는 비 반전 버퍼에 대해 수행하십시오. 당신이 이해하기에 충분할 것입니다. 하단에 PMOS를, 상단에 풀업 저항을 사용하거나 상단에 NMOS를, 하단에 풀다운 저항을 사용하여이를 수행 할 수도 있습니다. 그런 다음 트랜지스터를 켜고 끄려고 할 때 회로에서 소스 전압이 어떻게 변하는 지 확인하고 게이트 소스 전압이 MOSFET을 제어하는 것임을 기억하십시오.
그렇다면 AND 게이트에 6 개의 트랜지스터가 필요한 이유를 설명 할 수있는 사람이 있습니까?
AND 게이트에는 6 개의 트랜지스터가 필요 하지 않습니다. 이것은 De Morgan의 법칙을 통해 공식적으로 입증 된 것처럼 PDN과 PUN이 완전히 보완적인 FCMOS (Fully Complementary MOS)를 구체적으로 언급하기 때문입니다. 실제로 단 1 개의 PDN과 PUN으로 NAND를 구현할 방법이 없음을 보여줄 수 있습니다.
그러나 다른 비용으로 FCMOS보다 더 나은 성능 수치를 제공하는 다른 로직 제품군이 있습니다. 예를 들어 (D) CVSL 및 PTL과 같이 6 개 미만의 트랜지스터로 AND 게이트를 구현할 수 있습니다. 예를 들면
이 회로 시뮬레이션 – CircuitLab을 사용하여 생성 된 회로도
여기에 방정식이 필요하지 않은 빠른 (그리고 이해하기 쉬운) 대답이 있습니다.
다른 사람들은 Vgs가 nmos on / off 상태를 제어하는 것이라고 지적했습니다. nmos를 풀업 요소로 사용하려고하면 nfet이 자체 소스 전압을 상승시킵니다. 소스 전압이 올라가면 전류가 내려갑니다. 저절로 꺼집니다!
이것은 전압이 전원에 도달하기 전에 발생합니다. 천천히 그리고 점차적으로 발생합니다. 따라서 출력 전압은 서서히 공급 전압보다 훨씬 낮은 최대 값에 접근합니다.
풀다운 네트워크의 pmos에서도 마찬가지입니다.
공핍 모드 FET 를 사용한 경우 이론적으로 NAND 게이트를 보완하는 아키텍처를 사용하여 AND 게이트를 구축 할 수 있습니다 . 그러나 실제로 이러한 게이트는 바디 다이오드 가 접지 전압을 단락시키기 때문에 일반 FET에서는 작동하지 않습니다 .
바디 다이오드 문제를 해결하더라도 동일한 다이에 향상 모드 FET를 사용하여 NAND 게이트를 구축해야 할 수 있으며, 향상 및 공핍 FET를 혼합하는 번거 로움은 확실히 2 개의 FET를 절약하는 이점보다 훨씬 더 중요합니다. AND 게이트 당.
또한 보완 적 공핍 모드 FET를 기반으로하는 현대적인 논리 게이트를 구축하는 사람은 아무도 없으므로 이러한 게이트의 성능은 향상 모드 게이트보다 나쁠 가능성이 높습니다. 그렇지 않으면 모든 곳에서 공핍 모드 IC를 볼 수 있으며 4-FET NAND 게이트는 이상 할 것입니다.
아직 언급되지 않은 점은 "독립형"AND 게이트는 CMOS에서 구현하기 위해 6 개의 칩이 필요하지만 다른 게이트와 "AND"기능을 통합하는 것이 훨씬 저렴하다는 것입니다. 예를 들어, (X 또는 (Y 및 Z))의 역수를 계산하려는 경우 6 개 트랜지스터 AND 게이트와 4 개 트랜지스터 NOR 게이트 (총 10 개 트랜지스터)를 사용할 수 있습니다. 전체 회로는 훨씬 더 저렴하게 구현할 수 있지만 X가 거짓이고 Y 또는 Z가 거짓 일 때 출력을 풀업하기 위해 3 개의 PMOS 트랜지스터를 사용하고 X가 참일 때 또는 출력을 풀다운하기 위해 3 개의 NMOS 트랜지스터를 사용한다면 Y와 Z는 모두 사실이며 총 6 개의 트랜지스터입니다.
"and"및 "or"기능을 결합하는 게이트에 대한 표준 논리 기호는 없지만, 회로도가 큰 NAND 게이트를 일부 입력에 직접 연결된 작은 "OR"게이트 또는 큰 NOR 게이트와 결합하는 것은 드문 일이 아닙니다. 더 작은 AND 게이트로. 모든 입력이 독립적 인 경우, 이러한 게이트는 AND 및 OR 기능이 결합되는 방식에 관계없이 입력 당 2 개의 트랜지스터가 필요하지만, 별도로 구성된 게이트를 사용하려면 각 AND 또는 OR 게이트의 프런트 엔드에 4 개의 트랜지스터가 추가로 필요합니다. NAND 또는 NOR (이러한 각 게이트에는 입력 당 2 개의 트랜지스터가 필요하지만 다운 스트림 게이트에서 입력 당 2 개의 트랜지스터를 제거하지만 인버터에는 2 개의 트랜지스터가 필요하고 인버터의 출력을 수신하려면 다음 게이트에 2 개의 트랜지스터가 필요합니다).