Mantık simülatörlerinde neden parmak arası terlik yapamıyorum?
Birkaç mantık simülatörüyle oynuyorum ve parmak arası terliklerin neden çalışmadığını anlamıyorum. NAND geçitleriyle bir T flip-flopu uygulamaya çalışıyorum:
Denediğim tüm simülatörler aynı sonucu veriyor. Q veya Q ', dahili güncellemelerin zamanlamasına bağlı olarak yükselen kenarda geçiş yapmak yerine saatin durumunu alır. Devrenin simetrisi göz önüne alındığında o kadar şaşırmadım, ama pratikte nasıl çalışması gerektiğini merak ediyorum.
Bu mümkün mü yoksa bu imülatörler flip-flop bileşenleri sağlıyor mu çünkü temel parçalarla yapmak mümkün değil mi? Öyleyse, neden ve eksik olan nedir?
Simülatörler:
- https://logic.ly/demo
- https://circuitverse.org/simulator
- https://academo.org/demos/logic-gate-simulator/
- https://simulator.io/board
Sağlanan bir T flip-flop ile karşılaştırıldığında NAND geçit devresi (Circuitverse.org)
Simulator.io'da da aynı şey (NAND olmadığından VE + DEĞİL kullanılarak):
Yanıtlar
Çünkü bu sayfadan , gösterdiğiniz stil yalnızca, saat darbesinin genişliği çıkış aşamasının tepki vermesi için yeterince uzun, ancak salınım yapmayacak kadar kısa olacak şekilde ayarlanmışsa çalışır. Yayılma süresini modellemeyen bir mantık simülatörü bununla başa çıkamayabilir.
Devrenizi simüle etmek için, yayılma gecikmesini 'anlayan' bir devre simülatörüne ihtiyacınız olacak veya devrenizi transistör seviyesinde simüle etmeniz gerekecek.
Aynı sayfa, tamamen senkronize bir J-Kflip-flop için bu devreyi gösterir (sadece bir T ff için J & K'yi birbirine bağlayın):
Bunu simülatörünüzde denemek isteyebilirsiniz, ne olacağını görün.
Gösterdiğiniz devre bir flip-flop değil, kapılı bir JK mandalıdır. Bir kusurdan muzdariptir: T yüksek ve saat yüksekliğinde, çapraz bağlanmış NAND kapıları bir halka osilatör oluşturur. Bu bazen 'etrafta dolaşma' sorunu olarak adlandırılır. Saat düşük seviyeye getirilene kadar çıktı asla sabitlenmez.
Bu devre, saatli bir flopun nasıl yapılmayacağını göstermektedir. Aksi takdirde işe yaramaz. Gerçek bir geçişli flop, iki aşamada zıt seviyelerde saat ayarlı bir çift mandal kullanacaktır. Bu bazen 'kenarla tetiklenen' veya 'ana-bağımlı' bir flip-flop olarak adlandırılır.
Daha fazlası burada: JK flip flop'ta Q ve Q 'ilk kez nasıl belirlenir?
Ve burada: JK mandalı, olası Ben Eater hatası?
Kapı gecikme zamanlamasına dayanmayan kenar tetiklemeli bir T Flip-Flop'u uygulamak için en az 6 Nand geçidi gerektirdiğine inanıyorum. Aşağıdaki devre CircuitLab'de iyi simüle eder.
bu devreyi simüle edin - CircuitLab kullanılarak oluşturulan şematik
Düzenle:
Birisi bu devrenin bir T flip-flopu olmadığını çünkü devrenin yalnızca saate bağlı olduğunu ve ayrı T ve saat girişlerine sahip olmadığını söyledi.
Ancak, ben "t takla" google ne zaman, benim için çıkageldi ilk hit bu hangi devletler:
T veya "geçişli" flip-flop, her bir saat kenarındaki çıkışını değiştirerek, T girişine sinyalin frekansının yarısı kadar bir çıktı verir.
İkili sayaçlar, frekans bölücüler ve genel ikili toplama cihazları oluşturmak için kullanışlıdır. Bir JK flip-flopundan, her iki girişini de yüksek bağlayarak yapılabilir.
ve grafiği içeren:
Bunun, bir T flip-flop'un ayrı T ve saat girişlerine sahip olması gerektiği iddiasının zorunlu olarak yetkili bir reddi olduğunu iddia etmiyorum. (İnterweb'lerde flip-floplar hakkında kesinlikle çok fazla yanlış bilgi var. Örneğin, OPs devresi, başka cevaplarda açıklanan problemleri olmasına rağmen, her yerde T flip-flop olarak etiketlenmiş olarak ortaya çıkıyor.) , Yukarıdaki bilgileri yorumcununkine alternatif bir bakış açısı olarak sunuyorum.
Düzenleme2: Bir yorumcu devre için bir durum diyagramı istedi. Bu bilgiyi vereceğim, ancak bir şema olarak değil.
Normal çalışmada kararlı durumlar arasında geçişli olan 4 kararlı durum ve 12 durum vardır.
Kararlı durumlar şunlardır:
Devlet: Vin N1 N2 N3 N4 N5 N6
S1: 0 1 1 0 1 1 0
Ö2: 1 0 1 0 1 0 1
Ö3: 0 1 1 1 0 0 1
S4: 1 1 0 1 1 1 0
Geçişler aşağıdaki gibidir
S1 Giriş \$\uparrow\$N1 \$\downarrow\$N6 \$\uparrow\$N5 \$\downarrow\$ S2
S2 Giriş \$\downarrow\$N1 \$\uparrow\$N4 \$\downarrow\$N3 \$\uparrow\$ S3
S3 Giriş \$\uparrow\$N2 \$\downarrow\$N5 \$\uparrow\$N6 \$\downarrow\$N4 \$\uparrow\$ S4
S4 Giriş \$\downarrow\$N2 \$\uparrow\$N3 \$\downarrow\$ S1
Eğer diğer konu olabilir (ama gerektiği ) girmek şudur : Nasıl Q ve Q' JK flip flop ilk kez belirleniyor? .
Bu özellikle bir T Flip-Flop için geçerlidir.
Yalnızca 2 girişli, T ve Saatli bir T Flip-Flop için, çıktının 'X'i destekleyen bir simülasyonda bilinen bir duruma geçmesinin bir yolu yoktur .
Bir iyi simülatörü değeri bilinmediği gösterir Her iki çıkış, bir 'X' gösterilir olacaktır.
Ben bahsettiğimiz gibi Cevabıma , tek bilinen bir duruma çıkışını ayarlamak için senkron veya asenkron girişler kullanabilirsiniz.
Referans olarak, tarayıcınızda simüle edebileceğiniz bir Master Slave JK Flip-Flop kullanarak asenkron girişlere sahip bir T Flip-Flop oluşturdum:
