ANDゲートに6つのトランジスタが必要なのはなぜですか？
私はデジタル設計コースを受講していますが、NANDゲートには実装に4つのトランジスタが必要であり、ANDゲートには6つ（NANDゲートに4つ、インバータに2つ）が必要であると言われています。これは、クラスメートの1人が、NANDゲートによく似ていますが、ある程度の対称性を備えた4つのトランジスタでANDゲートを実装できると言うまでは理にかなっています。私はLogisimを使用して彼のアイデアを実装し（下の画像を参照、左はNANDゲート、右は4トランジスタANDゲートだと思います）、私が考えている回路は機能しているようです。では、ANDゲートに6つのトランジスタが必要な理由を誰かに説明してもらえますか？
前もって感謝します！
回答
論理ゲートレベルのデジタル設計の抽象化では、入力は論理HIGHから論理LOWに、またはその逆に瞬時に切り替わると想定されています。これは、ロジック設計を簡素化するために行われます。
ただし、現実の世界では、あるロジックレベルから別のロジックレベルに切り替えるには有限の時間がかかります。あるロジックレベルから別のロジックレベルに切り替える間の時間間隔をできるだけ短くする必要があります。
また、入力が1つの論理レベルから別の論理レベルに切り替えられない限り、デジタル回路の出力が入力の変化に敏感でないことが望まれます。これはノイズ耐性と呼ばれ、これによりデジタル回路はアナログ回路よりも優れています。
トランジスタを使用してデジタル回路を設計する場合、CMOSテクノロジでは、プルダウンネットワークでNMOSトランジスタが使用され、プルアップネットワークでPMOSトランジスタが使用されます。これは、NMOSは低電圧レベルを通過させるのは得意ですが、高電圧レベルを通過させるのは得意ではないためです。MOSFETは高電圧レベルを通過させるのは得意ですが、低電圧レベルを通過させるのは得意ではありません。両方のタイプのトランジスタの長所を利用できるように、これら2つのトランジスタを組み合わせる必要があります。これは、プルダウンネットワークでNMOSを使用して低電圧レベルを効果的に通過させることができるため、PMOSをプルアップネットワークで高電圧レベルを効果的に通過させることができるために使用します。
プルダウンネットワークでPMOSトランジスタを使用し、プルアップネットワークでNMOSトランジスタを使用するとどうなるかを見てみましょう。MOSFETトランジスタ（IRF530）のスレッショルド電圧は4 Vで、PMOSトランジスタ（IRF9530）のスレッショルド電圧は3.3Vです。
不良バッファ：プルアップネットワークのNMOS、プルダウンネットワークのPMOS
この回路をシミュレートする–CircuitLabを使用して作成された回路図
これは、上記の回路のDCスイープ特性です。X軸は0Vから12Vの範囲の入力電圧を表します。Y軸は出力電圧を表します。
この回路への入力が論理LOWから論理HIGHに切り替わるとどうなるかを見てみましょう。下のグラフに見られるように、出力は2つの論理レベル間で切り替わらないため、これは適切なスイッチング特性ではありません。代わりに、入力によって変化し、一定のままで、入力によって再び変化します。したがって、このトランジスタ回路はデジタル回路には適していません。
優れたインバーター：プルダウンネットワークのNMOS、プルアップネットワークのPMOS
この回路をシミュレートする
これは、上記の回路のDCスイープ特性です。X軸は0Vから12Vの範囲の入力電圧を表します。Y軸は出力電圧を表します。
この回路への入力が論理LOWから論理HIGHに切り替わるとどうなるかを見てみましょう。下のグラフから、出力は入力の変化に敏感ではなく、HIGHレベルからLOWレベルに移行するときに急勾配になり、入力の変化に再び敏感ではないことがわかります。したがって、優れたスイッチング特性を備えており、デジタル回路に適しています。インバータであるため、入力電圧が低い場合は出力がHIGH、入力電圧が高い場合は出力がLOWになります。
優れた非反転バッファー：カスケード接続された2つの優れたインバーター
この回路をシミュレートする
これは、上記の回路のDCスイープ特性です。X軸は0Vから12Vの範囲の入力電圧を表します。Y軸は出力電圧を表します。
この回路への入力が論理LOWから論理HIGHに切り替わるとどうなるかを見てみましょう。グラフから、出力がLOWからHIGHに切り替わり、グラフの傾きが急であることがわかります。この回路は、優れたスイッチング特性を持ち、デジタル回路に適しています。
結論
これで、プルアップネットワークにNMOS、プルダウンネットワークにPMOSを使用してデジタル回路を設計できない理由がわかりました。4つのトランジスタを使用するANDゲート回路は、プルダウンネットワークでPMOSを使用し、プルアップネットワークでNMOSを使用するため、プルダウンにPMOSを使用し、プルにNMOSを使用するバッファと同じ理由で効果的に機能しません。 -upは効果的に機能しません。
クラスメートは、回路内のトランジスタを、ゲートに表示されるものとゲートのみに表示されるものによって動作が完全に制御される魔法のデバイスとして誤って扱っています。彼らはあなたのデジタル論理回路のトランジスタを実際のトランジスタとして見ていません。
MOSFETはゲートで1と0に反応しません。彼らは、電圧に反応しないで（ゲートがただ一つのピンであるが、電圧は常に2つのポイント間の差であるので、これは実際には意味がありません）のいずれかのゲート。MOSFETは、1つのピンの電圧を気にすることはできません。2つのピン間の電圧のみを考慮し、MOSFETを制御するのはゲートピンとソースピン間の電圧差です。
つまり、グランドを基準とした電圧でゲートを駆動している場合、ローサイドにPMOSを、ハイサイドにNMOSを配置することはできません。固定電圧（つまり、グランド）を基準とする電圧でゲートを駆動する場合は、NMOSをローサイドに、PMOSをハイサイドにして、ソースピンを固定電圧に接続する必要があります。 ）。
MOSFETのソースピンが固定電位に接続されていないが、グランドを基準とする電圧でゲートを駆動すると、それはソースフォロワになり、デジタルスイッチのようには動作しません。ソースピンを固定レールに接続せず、ゲートを固定電圧に対して駆動しない場合、PMOSでも同様のことが起こります。
つまり、4つのトランジスタを使用すると、常にNAND（またはNOR）になり、AND（またはOR）に変換するには2トランジスタのインバータが必要になります。
これは、インバーターが上部にPMOS、下部にNMOSであるのと同じ理由であり、NMOSを上部に配置し、PMOSを下部に配置するだけでは、非反転バッファーを作成することはできません。その動作には、少なくとも4つのトランジスタ（2つのインバータ）が必要です。
回路解析を自分で解決したい場合、またはそれが機能しない理由が何であれ、NANDゲートを使用してそれを実行しようとしないでください。代わりに、上部にNMOS、下部にPMOSを備えた非反転バッファに対してこれを実行します。それはあなたが理解するのに十分でしょう。下部にPMOSと上部にプルアップ抵抗を使用したり、上部にNMOSと下部にプルダウン抵抗を使用したりすることもできます。次に、トランジスタをオン/オフしようとしたときに回路内のソース電圧がどのように変化するかに注意し、ゲート-ソース間電圧がMOSFETを制御していることを思い出してください。
では、ANDゲートに6つのトランジスタが必要な理由を誰かに説明してもらえますか？
ANDゲートは6個のトランジスタを必要としません。これは、ド・モルガンの法則によって正式に証明されているように、PDNとPUNが完全に相補的であるFCMOS（完全相補型MOS）を具体的に参照しているためです。実際には、1つのPDNとPUNだけでNANDを実装する方法がないことを示すことができます。
ただし、他のロジックファミリを犠牲にして、FCMOSよりも優れたパフォーマンス数値を提供するロジックファミリが他にもあります。たとえば、（D）CVSLやPTLなどの6個未満のトランジスタでANDゲートを実装できます。例えば、
この回路をシミュレートする–CircuitLabを使用して作成された回路図
これが簡単な（そして私にとっては理解しやすい）答えであり、方程式は必要ありません。
他の人は、Vgsがnmosのオン/オフ状態を制御するものであると指摘しています。nmosをプルアップ要素として使用しようとすると、nfetはそれ自体のソース電圧を上げることになります。ソース電圧が上がると、電流が下がります。オフになります！
これは、電圧が電源に到達する前に発生します。それはゆっくりと徐々に起こります。そのため、出力電圧は供給電圧よりはるかに低い最大値にゆっくりと近づきます。
プルダウンネットワークのpmosでも同じことが起こります。
理論的には、空乏モードFETを使用した場合、NANDゲートを補完するアーキテクチャを使用してANDゲートを構築できます。ただし、実際には、ボディダイオードが電源電圧をグランドに短絡させるため、このようなゲートは通常のFETでは機能しません。
ボディダイオードの問題を回避できたとしても、おそらく同じダイ上にエンハンスメントモードFETを備えたNANDゲートを構築する必要があり、エンハンスメントFETとデプレッションFETを混合する手間は、2つのFETを節約する利点をはるかに上回ります。 ANDゲートごと。
さらに、相補型空乏モードFETに基づいて最新の論理ゲートを構築する人はいないため、そのようなゲートのパフォーマンスは、拡張モードゲートよりも劣る可能性があります。そうでなければ、どこにでも空乏モードICが見られ、4-FETNANDゲートは奇妙なものになります。
まだ言及されていない点は、「スタンドアロン」ANDゲートをCMOSに実装するには6つのチップが必要ですが、他のゲートに「AND」機能を組み込む方がはるかに安価であることが多いということです。たとえば、（Xまたは（YおよびZ））の逆数を計算する場合は、6トランジスタのANDゲートと4トランジスタのNORゲート（合計10個のトランジスタ）を使用できます。回路全体をはるかに安価に実装できますが、Xが偽でYまたはZが偽の場合に3つのPMOSトランジスタを使用して出力をプルアップし、Xが真または場合に3つのNMOSトランジスタを使用して出力をプルダウンすると、 YとZはどちらも真です。合計6つのトランジスタです。
「and」と「or」の機能を組み合わせたゲートの標準的な論理記号はありませんが、回路図で大きなNANDゲートと、一部の入力に直接接続された小さな「OR」ゲート、または大きなNORゲートを組み合わせるのは珍しいことではありません。小さいANDゲートを使用します。すべての入力が独立している場合、AND関数とOR関数の組み合わせに関係なく、このようなゲートには入力ごとに2つのトランジスタが必要ですが、別々に構築されたゲートを使用すると、フロントエンドのANDまたはORゲートごとに4つのトランジスタが追加で必要になります。 NANDまたはNOR（このような各ゲートには、入力ごとに2つのトランジスタが必要ですが、ダウンストリームゲートから入力ごとに2つのトランジスタが必要ですが、インバータ用に2つのトランジスタが必要であり、インバータの出力を受信するために次のゲートに2つのトランジスタが必要です）。