Pourquoi une porte ET aurait-elle besoin de six transistors?
Je suis un cours de conception numérique et on m'a dit qu'une porte NAND a besoin de quatre transistors pour être implémentée et une porte ET en a besoin de six (quatre pour une porte NAND et deux pour un onduleur). Cela a du sens jusqu'à ce qu'un de mes camarades de classe me dise qu'il pourrait implémenter une porte ET avec quatre transistors, un peu comme une porte NAND mais avec une certaine symétrie. Je mets en œuvre son idée en utilisant Logisim (voir l'image ci-dessous, celle de gauche est une porte NAND, et celle de droite est une porte ET à quatre transistors à laquelle je pense), et il semble que le circuit que je conçois fonctionne. Quelqu'un pourrait-il donc m'expliquer pourquoi une porte ET a besoin de six transistors?
Merci d'avance!
Réponses
Dans l'abstraction de conception numérique au niveau de la porte logique, les entrées sont supposées basculer de la logique HAUT à la logique BASSE et vice-versa instantanément. Ceci est fait pour simplifier la conception logique.
Cependant, dans le monde réel, il faut un temps limité pour passer d'un niveau logique à un autre. Nous voulons que l'intervalle de temps entre le passage d'un niveau logique à un autre soit le plus bas possible .
Il est également souhaitable que la sortie du circuit numérique ne soit pas sensible aux changements de l'entrée à moins que l'entrée ne soit commutée d'un niveau logique à un autre. C'est ce qu'on appelle l' immunité au bruit , ce qui donne aux circuits numériques un avantage sur les circuits analogiques.
Lors de la conception de circuits numériques utilisant des transistors, dans la technologie CMOS, un transistor NMOS est utilisé dans le réseau pull-down et un transistor PMOS est utilisé dans le réseau pull-up. C'est parce que NMOS est bon pour passer les niveaux de tension faibles, mais mauvais pour passer les niveaux de tension élevés. PMOS est bon pour passer les niveaux de tension élevés, mais mauvais pour passer les niveaux de tension bas. Nous devons combiner ces 2 transistors de manière à pouvoir profiter des atouts des deux types de transistors. Cela se fait en utilisant NMOS dans le réseau pull-down car il peut transmettre efficacement les niveaux de basse tension et PMOS dans le réseau pull-up car il peut passer efficacement les niveaux de haute tension.
Voyons ce qui se passe si un transistor PMOS est utilisé dans le réseau pull-down et un transistor NMOS est utilisé dans le réseau pull-up. La tension de seuil du transistor NMOS (IRF530) est de 4 V et celle du transistor PMOS (IRF9530) de 3,3 V.
Mauvais tampon: NMOS dans le réseau pull-up, PMOS dans le réseau pull-down
simuler ce circuit - Schéma créé à l'aide de CircuitLab
Ce sont les caractéristiques de balayage CC du circuit ci-dessus, l'axe X représente la tension d'entrée, qui va de 0 V à 12 V. L'axe Y représente la tension de sortie.
Voyons ce qui se passe lorsque l'entrée de ce circuit passe d'une logique BAS à une logique HAUTE. Comme on peut le voir sur le graphique ci-dessous, ce n'est pas une bonne caractéristique de commutation, car la sortie ne bascule pas entre 2 niveaux logiques, au contraire elle varie avec l'entrée, reste constante puis varie à nouveau avec l'entrée. Par conséquent, ce circuit à transistors ne convient pas aux circuits numériques.
Bon onduleur: NMOS dans le réseau pull-down, PMOS dans le réseau pull-up
simuler ce circuit
Ce sont les caractéristiques de balayage CC du circuit ci-dessus, l'axe X représente la tension d'entrée, qui va de 0 V à 12 V. L'axe Y représente la tension de sortie.
Voyons ce qui se passe lorsque l'entrée de ce circuit passe d'une logique BAS à une logique HAUTE. À partir du graphique ci-dessous, on observe que la sortie n'est pas sensible aux changements de l'entrée, a une pente raide lorsqu'elle passe d'un niveau HAUT à un niveau BAS et n'est pas sensible aux changements de l'entrée à nouveau. Par conséquent, il a une bonne caractéristique de commutation et convient aux circuits numériques. La sortie est HIGH pour une tension d'entrée basse et LOW pour une tension d'entrée élevée, puisqu'il s'agit d'un onduleur.
Bon tampon non inverseur: 2 bons onduleurs en cascade
simuler ce circuit
Ce sont les caractéristiques de balayage CC du circuit ci-dessus, l'axe X représente la tension d'entrée, qui va de 0 V à 12 V. L'axe Y représente la tension de sortie.
Voyons ce qui se passe lorsque l'entrée de ce circuit passe d'une logique BAS à une logique HAUTE. À partir du graphique, on peut observer que la sortie passe de LOW à HIGH, et que la pente du graphique est raide, ce circuit a donc une bonne caractéristique de commutation et convient aux circuits numériques.
Conclusion
Vous savez maintenant pourquoi vous ne pouvez pas concevoir de circuits numériques avec NMOS dans le réseau pull-up et PMOS dans le réseau pull-down. Le circuit de porte ET utilisant 4 transistors utilise PMOS dans le réseau pull-down et NMOS dans le réseau pull-up, il ne fonctionnera donc pas efficacement pour la même raison qu'un tampon utilisant PMOS dans le pull-down et NMOS dans le pull-down -up ne fonctionne pas efficacement.
Votre camarade de classe traite à tort les transistors de votre circuit comme des dispositifs magiques dont le comportement est complètement contrôlé par quelque chose qui apparaît à la porte et seulement à la porte. Ils ne voient pas le transistor de votre circuit logique numérique comme un transistor réel.
Les MOSFET ne réagissent pas aux uns et aux zéros à la porte. Ils ne réagissent pas non plus à la tension à la porte (cela n'a en fait aucun sens puisque la porte est juste une broche mais une tension est toujours une différence entre deux points). Le MOSFET ne peut pas et ne se soucie pas de la tension à une broche. Il ne se soucie que de la tension entre deux broches, et ce qui contrôle un MOSFET est la différence de tension entre sa grille et sa broche source.
Cela signifie que vous ne pouvez pas avoir de PMOS sur le côté bas et NMOS sur le côté haut si vous pilotez la porte avec une tension référencée à la terre. Le NMOS doit aller du côté bas et le PMOS doit aller du côté haut afin que leurs broches source soient connectées à une tension fixe si vous prévoyez de piloter leurs portes avec une tension référencée à une tension fixe (c'est-à-dire la masse ).
Si la broche source d'un NMOS n'est pas connectée à un potentiel fixe, mais que vous pilotez la porte avec une tension référencée à la masse, elle devient un suiveur de source et ne se comporte pas comme un interrupteur numérique. Quelque chose de similaire se produit avec un PMOS si vous ne connectez pas sa broche source à un rail fixe et pilotez la porte par rapport à une tension fixe.
Cela signifie qu'avec 4 transistors, ce sera toujours un NAND (ou NOR), et vous avez besoin de l'inverseur à deux transistors pour le transformer en un ET (ou OU).
C'est la même raison pour laquelle un onduleur est un PMOS en haut et un NMOS en bas, et vous ne pouvez pas créer un tampon non inverseur en plaçant simplement le NMOS en haut et un PMOS en bas; vous avez besoin d'au moins quatre transistors (deux onduleurs) pour ce comportement.
Si vous voulez travailler vous-même avec une analyse de circuit ou autre, pourquoi cela ne fonctionnera pas, ne vous embêtez pas à essayer de le faire avec une porte NAND. Au lieu de cela, faites-le pour le tampon non inverseur avec un NMOS en haut et un PMOS en bas. Ce sera suffisant pour que vous compreniez. Vous pouvez même le faire avec un PMOS en bas et une résistance pull-up en haut, ou un NMOS en haut et une résistance pull-down en bas. Notez ensuite comment votre tension source change dans le circuit lorsque vous essayez d'activer et de désactiver les transistors, et rappelez-vous que la tension grille-source est ce qui contrôle le MOSFET.
Quelqu'un pourrait-il donc m'expliquer pourquoi une porte ET a besoin de six transistors?
Une porte ET n'a pas besoin de 6 transistors - c'est parce que vous faites spécifiquement référence au FCMOS (MOS entièrement complémentaire) où un PDN et un PUN sont complètement complémentaires, comme prouvé formellement par les lois de De Morgan. Il peut en fait être montré qu'il n'y a aucun moyen d'implémenter un NAND avec seulement 1 PDN et PUN.
Cependant, il existe d'autres familles logiques qui vous donnent de meilleurs chiffres de performances que FCMOS au détriment d'autres, vous permettant par exemple d'implémenter une porte ET avec moins de 6 transistors par exemple (D) CVSL et PTL. Par exemple,
simuler ce circuit - Schéma créé à l'aide de CircuitLab
Voici une réponse rapide (et pour moi, facile à comprendre), aucune équation n'est nécessaire.
D'autres ont souligné que Vgs est ce qui contrôle l'état marche / arrêt du nmos. Si vous essayez d'utiliser nmos comme élément pull-up, le nfet finit par augmenter sa propre tension source. Si la tension de la source augmente, le courant diminue. Il s'éteint!
Cela se produit avant que la tension n'atteigne l'alimentation. Cela se produit lentement et progressivement. Ainsi, la tension de sortie s'approchera lentement d'une valeur maximale bien inférieure à la tension d'alimentation.
La même chose se produit avec pmos dans le réseau déroulant.
Vous pourriez théoriquement construire une porte ET en utilisant l'architecture complémentaire de la porte NAND, si vous utilisiez des FET en mode de déplétion . En pratique, cependant, une telle porte ne fonctionnerait pas avec les FET normaux car les diodes du corps court-circuiteraient la tension d'alimentation à la masse.
Même si vous parvenez à contourner le problème de la diode corporelle, vous auriez probablement toujours besoin de construire des portes NAND avec des FET en mode d'amélioration sur la même matrice, et les tracas liés au mélange de FET d'amélioration et d'épuisement dépasseraient certainement de loin l'avantage de sauver deux FET. par porte ET.
De plus, personne ne construit de portes logiques modernes basées sur des FET en mode d'épuisement complémentaire, de sorte que les performances de ces portes seront probablement pires que les portes en mode d'amélioration. Sinon, nous préférerions voir des circuits intégrés en mode de déplétion partout, et la porte NAND 4-FET serait une bizarrerie.
Un point qui n'a pas encore été mentionné est que si une porte ET "autonome" nécessiterait six puces à implémenter dans CMOS, l'incorporation d'une fonction "ET" avec d'autres portes est souvent beaucoup moins chère. Par exemple, si l'on veut calculer l'inverse de (X ou (Y et Z)), on pourrait utiliser une porte ET à six transistors avec une porte NOR à quatre transistors - dix transistors au total. L'ensemble du circuit peut être mis en œuvre beaucoup moins cher, cependant, si l'on utilise trois transistors PMOS pour augmenter la sortie lorsque X est faux et que Y ou Z est faux, et trois transistors NMOS pour abaisser la sortie lorsque X est vrai ou lorsque Y et Z sont tous les deux vrais - six transistors au total.
Bien qu'il n'y ait pas de symboles logiques standard pour les portes qui combinent les fonctionnalités "et" et "ou", il n'est pas rare pour un schéma de combiner une grande porte NAND avec des portes "OU" plus petites directement attachées à certaines entrées, ou une grande porte NOR avec des portes ET plus petites. Si toutes les entrées sont indépendantes, une telle porte nécessitera deux transistors par entrée, quelle que soit la façon dont les fonctions ET et OU sont combinées, tandis que l'utilisation de portes construites séparément nécessiterait quatre transistors supplémentaires pour chaque porte ET ou OU sur l'extrémité avant d'un NAND ou NOR (chacune de ces portes nécessite deux transistors par entrée, mais élimine deux transistors par entrée de la porte aval, mais aurait alors besoin de deux transistors pour l'inverseur et de deux transistors dans la porte suivante pour recevoir la sortie de l'inverseur).