シュミットトリガー回路の出力信号のこの導出が正しくないのはなぜですか？
これは、基準シュミットトリガー回路です。KVLを使用して、\$V_x\$\であることが判明$\frac{R_1}{R_1+R_2}V_o\$。また、
$$V_o = A\left( V_x - V_i\right)$$ $$V_o = A\left( \frac{R_1}{R_1+R_2}V_o - V_i\right)$$ $$\left( \frac{R_1}{R_1+R_2} - {1\over A}\right)V_o = V_i$$ $$V_o = \frac{V_i}{\left( \frac{R_1}{R_1+R_2} - {1\over A}\right)}$$
Aは非常に大きい数なので、\$\frac{1}{A} \to 0\$
$$V_o = \frac{V_i}{\left( \frac{R_1}{R_1+R_2}\right)} = \frac{R_1+R_2}{R_1}V_i$$
\の場合$R_1=R_2=1k\Omega, A=2\times 10^5, V_i=2\sin\left( \omega t\right) V, V_{cc}=3V\text{ and }V_{EE}=3V\$、その場合、グラフは次のようになります（上記の定式化による）、
入力信号と出力信号の大まかな表現
実際には、出力信号は完全に異なります。正のフィードバックを備えたオペアンプがどのように機能するかを知っています。しかし、なぜ上記の導出が正しくないのか、私はただ興味があります。特にどのステップ。
回答
ポイント1
シュミットトリガーにはヒステリシスがあります。ヒステリシスは、回路にメモリがあることを意味します。それは最後の状態を覚えています。メモリを備えたシステムの場合、\を書き込むことはできません$V_o = f(V_{in})\$。次の形式にする必要があります\$V_o = f(V_{in}, V_{o, \text{prev}})\$または同等のもの。質問の下で言及されているコメントの1つが示すように、方程式を使用して回路を初めて解こうとしたときに、システムにメモリがあることを知ることはできません。私見、その場合、次のセクションは誤った結論から保護します。
ポイント2
出力電圧が飽和できることも、\を防ぐため重要な機能です。$V_o\$および\$V_x\$お互いを無限に補強します。あなたの方程式は飽和非線形性をモデル化していません。
あなたの2番目の方程式は次のように書かれたほうがよいでしょう
\$ V_o = \min(\max(A(f(V_o) - V_{in}), -V_{max}), V_{max}) \$
非線形性を表すこの足場を使用すると、質問で試みられたすべてのさらなる単純化が防止されたはずです。
編集
コメントで以下のOPの質問に応えて。
\の場合を 分析してみましょう$V_{in} = 0\$。OPの2番目の方程式は、
\$V_o = A(\frac{R_1}{R_1+R_2}V_o - 0)\$。
飽和を無視して、\$A\frac{R_1}{R_1+R_2} > 1\$、このシステムの解決策は
\$V_o = 0\$または\$V_o = \infty\$（\$0 = A\frac{R_1}{R_1+R_2} \cdot 0\$および\$\infty = A\frac{R_1}{R_1+R_2} \cdot \infty\$）。
これは、オペアンプの出力が強制的に0になり、システムにノイズ（またはその他の欠陥）がない場合、出力はそこにとどまるということを意味します（OPの波形はゼロボルト入力に対してゼロボルト出力も示します）。
実際の回路では、出力はノイズによって0ボルトから変位します。だから問題は、システムはそこにとどまるのだろうか？システムはゼロボルトに戻りますか、それとも\$\infty\$ボルト？システムのダイナミクス（時間発展）はOPの方程式でモデル化されていないため、時間がモデル化されていない代数方程式にとらわれずにこの質問に答えることはできません。時間もモデル化された場合は、私が思うに、我々は0ボルトの平衡点が不安定とであると結論づけている可能性が\$\infty\$ボルト平衡（または\$V_{max}\$）は安定しており、システムは極端な出力状況に向かう傾向があります。
つまり、上記の代数方程式を使用すると、出力が飽和値に触れていない場合、この回路を分析することはできません（\$-V_{max} < V_o < V_{max}\$）実際のシステムは飽和点に向かってシフトする傾向があり、上記の代数方程式の解に正確に一致しないためです。
編集2
ヒステリシスのものを忘れるように求める以下のコメントに応えて。ヒステリシスのない例を作成しようとしています
代数的解法が存在するが、出力には制限がないというアナロジーでポイントを作ってみましょう。この類似のシステムにも正のフィードバックがあります。それも方程式によって予測される有限の出力を持っています。しかし、出力には制限がありません。
出力と入力の関係は次の式で与えられます。
\$ \begin{align} \frac{dy(t)}{dt} ={}& x(t) \color{red}{+} y(t)\\ (s-1)Y(s) ={}& X(s)\\ \frac{Y(s)}{X(s)} ={}& \frac{1}{s-1} \end{align} \$
有限振幅の正弦波信号（0周波数を含む）の場合、伝達関数によって予測される出力は有限です。しかし、システムは無制限の出力を持ちます。周波数の関数としてのこのシステムのゲインは、システムと同じです\$\frac{1}{s+1}\$。この例は、あなたの例とよく似ていると思います。この例では、ヒステリシスまたは飽和は使用されていません。
安定した出力があると仮定し、仮定が正しい場合の出力を計算しました。さらに、結果を可能な出力電圧範囲にクリップしました。クリッピングは問題ありませんが、フィードバック安定性理論を知っている人が確認できるように、安定した出力が存在するという仮定は問題ありません（注1を参照）。
人々は同じ種類の推論を継続的に行います。実際、物理学全体はこの種の推論に基づいています。測定値と比較することは、間違った仮定を明らかにする方法です。
注1：限られた電圧範囲が出力をクリップするためにのみ安定した出力を達成できることを明確にするために、学者レベルの数学者やエンジニアである必要はありません。いくつかの基本的なラプラスドメイン分析で十分です。
アンプに現実的な速度低下があると仮定すると、たとえば1つのRC充電でゲインが有限である、おそらく大きいが、有限であるとすると、回路全体の伝達関数を見つけることができます。速度が遅いため、無限に速い変化が防止されるため、回路の動作を追跡できます。
理想的な増幅Aを、バッファ付きRC積分器の伝達関数であるG /（1 + sRC）に置き換えることができます。GはアンプのDCゲインです。
また、R1 /（R1 + R2）を単一のシンボルBに置き換えることにより、式を単純化しましょう。これは、0から1の間のフィードバック減衰係数です。
システムのsドメインゲインはVo / Vi = 1 /（B-（1 + sRC）/ G）です。
もちろん、入力がゼロでノイズがない場合、出力はゼロのままです。しかし、常にノイズがあります。sのどの値が分母を無限大にするかを計算することにより、ノイズのわずかなパルスからシステム内でどのsドメイン周波数が鳴り始めるかを見つけることができます（=伝達関数の極を見つけます）。方程式（B-（1 + sRC）/ G）= 0からsを解きます
結果はs =（GB-1）/ RCです
ラプラス変換の計算によると、ノイズのわずかなパルスからの出力は、時定数T = RC /（GB-1）の指数電圧exp（t / T）に比例します。このTは、GBが1より大きくなるとすぐに正になります。正の時定数は、制限された出力電圧範囲によってのみ実際に停止される無限の成長を意味します。負のT（つまり、GB <1）は、ループのリンギングが減衰し、出力がVoの元の式で計算できる値に安定することを意味します。ただし、安定した出力を得るには、フィードバック分圧器が減衰する量よりもAを小さくする必要があります。
オペアンプを使用したヒステリックコンパレータの増幅されたクリッピング正弦波のように見えるのはなぜですか？
オペアンプのGBW制限は、開ループが10Hz程度にLPFブレークポイントを持つ単なる積分器であるため、高速コンパレータを貧弱にします。
立ち上がり時間は通常、30pFの標準負荷への出力電流によって制限されます。ただし、この場合、立ち上がり時間は内部補償キャップによって制限されます。そう
DCゲインがAv = 2e5およびGBW = 4e5の場合、ACゲインのみです。あなたの波によって推定された
Av（f）<〜2
したがって、立ち上がり時間、Trは10〜90％で測定され、fは-3dBポイントで測定されるため、f = 0.35 Tr = 0.35 / f @ -3dBが得られます。
あなたの出力と同じように。
すべてのヒステリシスは正しいです。
一方、正のフィードバックは期待どおりに機能します。
提案
1kプルアップでRf = 100kの論理ゲートまたはオープンコレクタコンパレータを使用します。Rinはヒステリシスの場合の比率です。次に、xx pFの負荷では、立ち下がり時間は速くなりますが、立ち上がりは遅くなります。
1/3ヒステリシス用に設計されたCMOSシュミットトリガーを使用する
ヒステリシスのある回路
まず、ヒステリシスのあるこの回路のメモリ特性についてコメントします。はい、メモリがあります...そしてシュミットトリガーとRSラッチの両方として機能できます。
シュミットトリガー。これらのアプリケーションでは、入力電圧は両方向にスムーズに変化します。回路は、入力電圧によって強制的に2つの状態のいずれかに留まるラッチとして動作します。私たちはを活用するシャープなトランジションやヒステリシス様々な干渉を低減することができます。
ラッチ。これらのアプリケーションでは、バイポーラパルスによってヒステリシスのある回路を切り替えます（入力電圧を正/負のしきい値より上/下に少し変更してからゼロに戻します）。入力電圧には、Vin> + Vth（R）、Vin <-Vth（S）、Vin = 0（ニュートラル）の3つのレベルがあります。このラッチをトリガーとして再び動作させるには、ゼロに戻らないでください。このアイデアは、反転入力を抵抗を介してグランドに接続することで実装できます。ラッチは、VCCまたは-VEEへの入力に少し触れることで切り替えることができます。
より一般的に言えば、ヒステリシスのある回路を2つの異なる方法で制御できます。つまり、入力信号をヒステリシスループから「戻らずに」（シュミットトリガー）、ループ内に「戻す」（ラッチ）変更することです（通常は真ん中）。
RSラッチ
次に、ラッチをシュミットトリガーに変換できるかどうかを見てみましょう。
2入力論理ゲートを備えたRSラッチ。この実装の問題は、一方向の入力にあります。正帰還の出力電圧と入力電圧は、シュミットトリガーの場合のように、論理関数（NANDまたはNOR）によって接続されますが、算術関数（合計）によっては接続されません。そのため、一部の入力でラッチを切り替えると、同じ入力でラッチを元に戻すことはできません（制御機能が失われます）。他の入力でそれを行うことができます。
1入力論理ゲートを備えたRSラッチ。ラッチが1入力ゲート（インバータ）で実装されている場合、2方向入力があるため、このような問題はありません。典型的な例は、入力/出力を両方向に制御できるRAMセルです。
結論として、ヒステリシスの使用については、1つの入力（シュミットトリガーまたは1入力ラッチ）を備えたデバイスでのみ説明できるようです。