Modellazione di un flip flop T innescato con fronte positivo con clear asincrono

Question

Sto modellando un flip flop T innescato da un fronte positivo con clear asincrono. Ecco il codice:

module t_flip_flop_exam (q,clk,clear,t);
  input t ;
  input clk;
  input clear;
  output reg q ;
  reg internal_t;
  always @ (clear)begin
    if (clear==1)
      q=0;
    else 
      q=q;
  end
  always @ (posedge clk)begin
        if (t==1)
          q=~q;
        else 
          q=q;
     
  end
  
endmodule

È un codice efficiente? Va bene separare i alwaysblocchi o esiste un modo per includere sia il codice comportamentale dei segnali che clearquello dei clksegnali in un unico alwaysblocco?

Answer 1

Questo è un modo comune per combinare i alwaysblocchi:

module t_flip_flop_exam (q,clk,clear,t);
    input t;
    input clk;
    input clear;
    output reg q;

    always @(posedge clk or posedge clear) begin
        if (clear)
            q <= 0;
        else if (t)
            q <= ~q;     
    end
endmodule

È meglio fare assegnazioni a un segnale da un singolo alwaysblocco.

Attivare il alwaysblocco su posedgedi in clearmodo che la sintesi possa inferire la logica desiderata (asincrona chiara, commutazione sincrona).

Usa assegnazioni non bloccanti ( <=) per la logica sequenziale.

Non è necessario farlo esplicitamente q=qperché è implicito.